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公开(公告)号：CN111180514B
公开(公告)日：2023-11-21
申请号：CN201910593769.1
申请日：2019-07-03
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/78 , H01L29/423 , H01L29/417
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公开(公告)号：CN114256121A
公开(公告)日：2022-03-29
申请号：CN202110183166.1
申请日：2021-02-08
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
Inventor： 高田贤治
IPC: H01L21/683 , H01L21/67
Abstract: 本发明提供一种可靠性高的半导体基板及半导体装置的制造方法。半导体基板具备：基板，具有基板面，且具有第1外径；金属层，设置在基板面上，具有比第1外径小的第2外径；第1粘接带，具有第1基材和第1粘接剂层，经由第1粘接剂层粘贴在基板面及金属层，第1基材具有环状的形状，具有第1面和与第1面对置的第2面，该环状的形状具有比第1外径小且比第2外径大的第3外径和比第2外径小的第3内径，第1粘接剂层设置在第1面；以及第2粘接带，具有第2基材和第2粘接剂层，经由第2粘接剂层粘贴在第2面及金属层，第2基材具有比第1外径小且比第3内径大的第4外径，具有第3面和与第3面对置的第4面，第2粘接剂层设置在第3面。
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公开(公告)号：CN107833917A
公开(公告)日：2018-03-23
申请号：CN201710377221.4
申请日：2017-05-25
Applicant: 株式会社东芝
IPC: H01L29/78 , H01L21/336 , H01L21/02
Abstract: 本发明涉及一种半导体装置及其制造方法。本发明的实施方式提供一种容易提高设在衬底背面的金属相关的可靠性的半导体装置。实施方式的半导体装置包括：半导体元件；衬底，具有设有半导体元件的第1面、及位于第1面的相反侧的第2面；金属组分，设在第2面；及金属镀覆部，隔着金属组分而局部地设在第2面。设有金属镀覆部的第1区域与未设置金属镀覆部的第2区域交替排列在第2面的端部。
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公开(公告)号：CN110197815B
公开(公告)日：2023-08-22
申请号：CN201810182302.3
申请日：2018-03-06
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L21/78
Abstract: 本发明的实施方式提供一种通过使侧面具有曲率而提高可靠性的半导体装置以及切割方法。实施方式的半导体装置具有至少一对侧面从上方朝向下方扩宽的弯曲形状，其具备硅基板、半导体层、以及下层。半导体层形成于上述硅基板的上表面。下层形成于上述硅基板的下表面，其侧面与上述硅基板的侧面连接。
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公开(公告)号：CN105957889A
公开(公告)日：2016-09-21
申请号：CN201510556147.3
申请日：2015-09-02
Applicant: 株式会社东芝
IPC: H01L29/772 , H01L29/778 , H01L29/20 , H01L29/423
CPC classification number: H01L29/42316 , H01L29/2003 , H01L29/207 , H01L29/404 , H01L29/42376 , H01L29/7786 , H01L29/772 , H01L29/778
Abstract: 本发明的实施方式提供一种能够减少电流崩塌，并且能够减少漏电流的半导体装置。半导体装置(1)具备：化合物半导体层(13)，设置在衬底(10)上；化合物半导体层(14)，设置在化合物半导体层(13)上，且带隙比化合物半导体层(13)大；以及栅极电极(17)，设置在化合物半导体层(14)上。栅极电极(17)的栅极长度比化合物半导体层(13)的厚度的2倍大，且为化合物半导体层(13)的厚度的5倍以下。
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Patent Agency Ranking
公开(公告)号：CN105826252A
公开(公告)日：2016-08-03
申请号：CN201510553389.7
申请日：2015-09-02
Applicant: 株式会社东芝
CPC classification number: H01L23/562 , H01L21/78 , H01L23/3157 , H01L29/2003 , H01L29/7783 , H01L2924/0002 , H01L2924/00 , H01L21/31
Abstract: 本发明的实施形态提供一种能够抑制不良的发生的半导体装置及其制造方法。实施形态的半导体装置(10)包含：衬底(30)；氮化物半导体层(31)，其设置在衬底(30)上；以及保护层(51)，其覆盖氮化物半导体层(31)的侧面，且包含碳。
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公开(公告)号：CN114256121B
公开(公告)日：2025-02-25
申请号：CN202110183166.1
申请日：2021-02-08
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
Inventor： 高田贤治
IPC: H01L21/683 , H01L21/67
Abstract: 本发明提供一种可靠性高的半导体基板及半导体装置的制造方法。半导体基板具备：基板，具有基板面，且具有第1外径；金属层，设置在基板面上，具有比第1外径小的第2外径；第1粘接带，具有第1基材和第1粘接剂层，经由第1粘接剂层粘贴在基板面及金属层，第1基材具有环状的形状，具有第1面和与第1面对置的第2面，该环状的形状具有比第1外径小且比第2外径大的第3外径和比第2外径小的第3内径，第1粘接剂层设置在第1面；以及第2粘接带，具有第2基材和第2粘接剂层，经由第2粘接剂层粘贴在第2面及金属层，第2基材具有比第1外径小且比第3内径大的第4外径，具有第3面和与第3面对置的第4面，第2粘接剂层设置在第3面。
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公开(公告)号：CN111180514A
公开(公告)日：2020-05-19
申请号：CN201910593769.1
申请日：2019-07-03
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/78 , H01L29/423 , H01L29/417
Abstract: 实施方式提供可靠性高的半导体装置。实施方式的半导体装置具备：具有第1面和第2面的半导体基板；设置于半导体基板内并具有设置于第1面的栅极绝缘膜的半导体元件；设置于第1面之上的第1电极；设置于第1电极之上、包含第1金属材料、膜厚为(65[g·μm·cm－3])/(第1金属材料的密度[g·cm－3])以上的第2电极；设置于第2电极之上的第1焊料部；设置于第1焊料部之上的第3电极；设置于第1面之上的第4电极；设置于第4电极之上、包含第2金属材料、膜厚为(65[g·μm·cm－3])/(第2金属材料的密度[g·cm－3])以上的第5电极；设置于第5电极之上的第2焊料部；以及设置于第2焊料部之上的第6电极。
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公开(公告)号：CN105977250A
公开(公告)日：2016-09-28
申请号：CN201510555757.1
申请日：2015-09-02
Applicant: 株式会社东芝
IPC: H01L27/02 , H01L29/06 , H01L29/778
CPC classification number: H01L29/7786 , H01L22/34 , H01L29/2003 , H01L29/404 , H01L29/42376 , H01L29/66431 , H01L29/66462 , H01L29/778 , H01L29/7787
Abstract: 本发明的实施方式提供一种能够判定龟裂有无的半导体装置。实施方式的半导体装置(1)包含：衬底(30)；第1化合物半导体层(32)，设于衬底(30)上；第2化合物半导体层(33)，设于第1化合物半导体层(32)上，且带隙比第1化合物半导体层(32)大；元件分离区域(21)，设于第1化合物半导体层(32)及第2化合物半导体层(33)内；导电区域(23)，包含配置在比元件分离区域(21)更外侧的第1及第2化合物半导体层(32、33)；以及第1及第2电极垫(24)，电连接于导电区域(23)。
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公开(公告)号：CN115810614A
公开(公告)日：2023-03-17
申请号：CN202210145436.4
申请日：2022-02-17
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
Inventor： 高田贤治
IPC: H01L23/544 , H01L23/492
Abstract: 实施方式提供能够提高半导体芯片与装配焊盘的对位精度的半导体装置。实施方式的半导体装置具备半导体芯片与金属板。所述半导体芯片具有第一表面、与所述第一表面相反侧的第二表面、将所述第一表面与所述第二表面相连的四个侧面、所述四个侧面中的两个侧面相接的角、所述四个侧面与所述第二表面相接的四个边。所述半导体芯片具有所述第一表面侧的第一以及第二电极，控制经由设于所述第二表面上的导电层而在所述第一电极与所述第二电极之间流过的电流。所述金属板连接于所述半导体芯片的所述第二表面侧，具有连接于所述第二表面的第三表面和与所述第三表面相反侧的第四表面。所述金属板具有从所述第四表面连接到所述第三表面的贯通孔或缺口。
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