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公开(公告)号：CN114188295A
公开(公告)日：2022-03-15
申请号：CN202110010580.2
申请日：2021-01-06
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L23/492 , H01L25/07 , H01L25/18
Abstract: 实施方式提供一种能够在连接多个芯片的同时降低俯视时的面积的半导体装置。半导体装置具备：第一芯片，在第一面设有第一电极以及第二电极，在位于所述第一面的相反侧的第二面设有第三电极；第二芯片，在第三面设有第四电极以及第五电极，在位于所述第三面的相反侧的第四面设有第六电极，所述第二芯片以所述第三面与所述第一面对置的方式配置；第一连接器，配置于所述第一电极与所述第四电极之间，并与所述第一电极以及所述第四电极连接；以及第二连接器，配置于所述第二电极与所述第五电极之间，并与所述第二电极以及所述第五电极连接。
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公开(公告)号：CN114203826A
公开(公告)日：2022-03-18
申请号：CN202110167317.4
申请日：2021-02-07
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
Inventor： 小岛秀春
IPC: H01L29/786 , H01L29/40
Abstract: 实施方式提供良品率高的半导体装置。实施方式的半导体装置具有第1电极和基板，上述基板具有第1电极所接触的第1面、和与第1面对置的第2面，在第1面具有与平行于第1面的第1方向的长度相比、与第1方向交叉且与第1面平行的第2方向的长度更短的第1槽，基板具有：第1导电型的第1半导体层、设于第1半导体层与第2面之间且第1导电型的杂质浓度比第1半导体层高的第2半导体层、设于第2半导体层与第2面之间的第2导电型的第1半导体区域、设于第1半导体区域与第2面之间的第1导电型的第2半导体区域、和在从第2面到达第2半导体层且在第2方向上延伸的第1沟槽内隔着第1绝缘膜而与第1半导体区域对置地设置的第2电极。
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公开(公告)号：CN111180514B
公开(公告)日：2023-11-21
申请号：CN201910593769.1
申请日：2019-07-03
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/78 , H01L29/423 , H01L29/417
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公开(公告)号：CN118693028A
公开(公告)日：2024-09-24
申请号：CN202310893169.3
申请日：2023-07-20
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L23/495 , H01L23/49 , H01L23/544
Abstract: 本发明的实施方式涉及半导体装置。本实施方式的半导体装置具备引线框架和半导体芯片。所述引线框架具有框架主面和设于所述框架主面的框架凸部。所述半导体芯片具有半导体层和设于所述半导体层的底面并与所述框架凸部接合的电极。所述半导体芯片的所述电极具有包围所述框架凸部的突起部，所述突起部的外侧面与所述半导体层的侧面共面。
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公开(公告)号：CN111180514A
公开(公告)日：2020-05-19
申请号：CN201910593769.1
申请日：2019-07-03
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/78 , H01L29/423 , H01L29/417
Abstract: 实施方式提供可靠性高的半导体装置。实施方式的半导体装置具备：具有第1面和第2面的半导体基板；设置于半导体基板内并具有设置于第1面的栅极绝缘膜的半导体元件；设置于第1面之上的第1电极；设置于第1电极之上、包含第1金属材料、膜厚为(65[g·μm·cm－3])/(第1金属材料的密度[g·cm－3])以上的第2电极；设置于第2电极之上的第1焊料部；设置于第1焊料部之上的第3电极；设置于第1面之上的第4电极；设置于第4电极之上、包含第2金属材料、膜厚为(65[g·μm·cm－3])/(第2金属材料的密度[g·cm－3])以上的第5电极；设置于第5电极之上的第2焊料部；以及设置于第2焊料部之上的第6电极。
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