公开(公告)号：CN109509785B

公开(公告)日：2022-06-28

申请号：CN201810052145.4

申请日：2018-01-19

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 西胁达也 ,  一关健太郎 ,  相田喜久夫 ,  大麻浩平 ,  洪洪 ,  松叶博

IPC: H01L29/40 ,  H01L29/739 ,  H01L29/78

Abstract: 本发明的实施方式提供能够提高具有沟槽场板构造的纵型晶体管的耐压的半导体装置。实施方式的半导体装置具备：具有第1面和第2面的半导体层；第1电极；第2电极；在第1方向上延伸的多个第1沟槽；包围多个第1沟槽的第2沟槽；设置在第1沟槽中的栅极电极及第1场板电极；第1绝缘层，具有设置在第1沟槽中并具有第1膜厚的第1部分、具有比第1膜厚厚的第2膜厚的第2部分、和具有比第2膜厚厚的第3膜厚的第3部分；设置在第2沟槽中的第2场板电极；设置在第2沟槽中的第2绝缘层；设置在半导体层中的第1导电型的第1半导体区域、第2导电型的第2半导体区域、以及第2导电型的第3半导体区域。

公开(公告)号：CN110277448B

公开(公告)日：2022-07-26

申请号：CN201810946471.X

申请日：2018-08-20

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 西胁达也 ,  大麻浩平 ,  松叶博 ,  相田喜久夫 ,  洪洪

IPC: H01L29/78 ,  H01L29/40 ,  H01L21/336

Abstract: 实施方式提供一种抑制了在恢复动作时产生破坏的半导体装置。实施方式的半导体装置具备：第1导电型的第1半导体区域；第2导电型的基底区域，形成在上述第1半导体区域之上；多个栅极电极，贯通上述基底区域而到达上述第1半导体区域；多个栅极绝缘膜，形成于上述多个栅极电极的每个栅极电极的周围；第1区域，是处于上述多个栅极绝缘膜之间的多个区域中的形成有第1导电型的源极区域的区域；第2区域，在上述多个区域中，位于上述第1区域的末端区域，未形成有上述源极区域；第1宽度的第1接触部，形成于上述第1区域，将上述基底区域与源极电极电连接；以及比上述第1宽度宽的第2宽度的第2接触部，形成于上述第2区域，将上述基底区域与上述源极电极电连接。

公开(公告)号：CN111697065A

公开(公告)日：2020-09-22

申请号：CN201910603679.6

申请日：2019-07-05

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 一关健太郎 ,  西胁达也 ,  相田喜久夫 ,  大麻浩平

IPC: H01L29/417 ,  H01L29/423 ,  H01L29/78

Abstract: 本发明的实施方式提供一种高性能的半导体装置。一实施方式的半导体装置包含半导体层、第1电极、第2电极、第3电极、第4电极、以及第5电极。半导体层具有沿着包含第1轴与第2轴在内的面的第1面。第1电极以及第2电极沿第1轴延伸。第3电极以及第4电极沿第2轴延伸。第5电极位于第1面的上方的第1层中，与第1电极以及第3电极电连接，包含第1部分、第2部分、第3部分以及第4部分。第1部分相交于第1电极以及第2电极。第2部分相交于第1电极以及第2电极，并且在第1端从第1部分独立。第3部分相交于第3电极以及第4电极。第4部分相交于第3电极以及第4电极，并且在第1端从第3部分独立。

公开(公告)号：CN111180514A

公开(公告)日：2020-05-19

申请号：CN201910593769.1

申请日：2019-07-03

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 大黑达也 ,  西胁达也 ,  小岛秀春 ,  高田贤治 ,  相田喜久夫 ,  一关健太郎 ,  大麻浩平 ,  佐藤慎吾

IPC: H01L29/78 ,  H01L29/423 ,  H01L29/417

Abstract: 实施方式提供可靠性高的半导体装置。实施方式的半导体装置具备：具有第1面和第2面的半导体基板；设置于半导体基板内并具有设置于第1面的栅极绝缘膜的半导体元件；设置于第1面之上的第1电极；设置于第1电极之上、包含第1金属材料、膜厚为(65[g·μm·cm－3])/(第1金属材料的密度[g·cm－3])以上的第2电极；设置于第2电极之上的第1焊料部；设置于第1焊料部之上的第3电极；设置于第1面之上的第4电极；设置于第4电极之上、包含第2金属材料、膜厚为(65[g·μm·cm－3])/(第2金属材料的密度[g·cm－3])以上的第5电极；设置于第5电极之上的第2焊料部；以及设置于第2焊料部之上的第6电极。

公开(公告)号：CN110277448A

公开(公告)日：2019-09-24

申请号：CN201810946471.X

申请日：2018-08-20

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 西胁达也 ,  大麻浩平 ,  松叶博 ,  相田喜久夫 ,  洪洪

IPC: H01L29/78 ,  H01L29/40 ,  H01L21/336

Abstract: 实施方式提供一种抑制了在恢复动作时产生破坏的半导体装置。实施方式的半导体装置具备：第1导电型的第1半导体区域；第2导电型的基底区域，形成在上述第1半导体区域之上；多个栅极电极，贯通上述基底区域而到达上述第1半导体区域；多个栅极绝缘膜，形成于上述多个栅极电极的每个栅极电极的周围；第1区域，是处于上述多个栅极绝缘膜之间的多个区域中的形成有第1导电型的源极区域的区域；第2区域，在上述多个区域中，位于上述第1区域的末端区域，未形成有上述源极区域；第1宽度的第1接触部，形成于上述第1区域，将上述基底区域与源极电极电连接；以及比上述第1宽度宽的第2宽度的第2接触部，形成于上述第2区域，将上述基底区域与上述源极电极电连接。

公开(公告)号：CN111180514B

公开(公告)日：2023-11-21

申请号：CN201910593769.1

申请日：2019-07-03

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 大黑达也 ,  西胁达也 ,  小岛秀春 ,  高田贤治 ,  相田喜久夫 ,  一关健太郎 ,  大麻浩平 ,  佐藤慎吾

IPC: H01L29/78 ,  H01L29/423 ,  H01L29/417

公开(公告)号：CN113410302A

公开(公告)日：2021-09-17

申请号：CN202010798566.9

申请日：2020-08-11

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 相田喜久夫 ,  前山贤二

IPC: H01L29/78 ,  H01L29/06 ,  H01L29/36 ,  H01L29/417 ,  H01L29/423 ,  H01L29/45 ,  H01L29/49 ,  H01L21/336

Abstract: 半导体装置具有半导体部、半导体部的背面侧的第一电极、表面侧的第二电极、以及半导体部和第二电极之间的控制电极。第二电极包括在半导体部中延伸的第一接触部和与半导体部的表面接触的第二接触部。半导体部包括第一导电型的第一层、第二导电型的第二层和第一导电型的第三层。第二层设置于第一层和第二电极之间。第三层设置于第二层和第二电极之间，与第一接触部及第二接触部接触。第一接触部在排列于第一方向的第一位置及第二位置，分别具有第二方向上的第一宽度和第二方向上的第二宽度，第一位置位于第一电极和第二位置之间，第一宽度比第二宽度宽，第一方向从第一电极朝向第二电极，第二方向沿着半导体部的表面从控制电极朝向第一接触部。

公开(公告)号：CN113410302B

公开(公告)日：2024-12-10

申请号：CN202010798566.9

申请日：2020-08-11

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 相田喜久夫 ,  前山贤二

IPC: H01L29/78 ,  H01L29/06 ,  H01L29/36 ,  H01L29/417 ,  H01L29/423 ,  H01L29/45 ,  H01L29/49 ,  H01L21/336

Abstract: 半导体装置具有半导体部、半导体部的背面侧的第一电极、表面侧的第二电极、以及半导体部和第二电极之间的控制电极。第二电极包括在半导体部中延伸的第一接触部和与半导体部的表面接触的第二接触部。半导体部包括第一导电型的第一层、第二导电型的第二层和第一导电型的第三层。第二层设置于第一层和第二电极之间。第三层设置于第二层和第二电极之间，与第一接触部及第二接触部接触。第一接触部在排列于第一方向的第一位置及第二位置，分别具有第二方向上的第一宽度和第二方向上的第二宽度，第一位置位于第一电极和第二位置之间，第一宽度比第二宽度宽，第一方向从第一电极朝向第二电极，第二方向沿着半导体部的表面从控制电极朝向第一接触部。

公开(公告)号：CN111697065B

公开(公告)日：2024-04-09

申请号：CN201910603679.6

申请日：2019-07-05

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 一关健太郎 ,  西胁达也 ,  相田喜久夫 ,  大麻浩平

IPC: H01L29/417 ,  H01L29/423 ,  H01L29/78

Abstract: 本发明的实施方式提供一种高性能的半导体装置。一实施方式的半导体装置包含半导体层、第1电极、第2电极、第3电极、第4电极、以及第5电极。半导体层具有沿着包含第1轴与第2轴在内的面的第1面。第1电极以及第2电极沿第1轴延伸。第3电极以及第4电极沿第2轴延伸。第5电极位于第1面的上方的第1层中，与第1电极以及第3电极电连接，包含第1部分、第2部分、第3部分以及第4部分。第1部分相交于第1电极以及第2电极。第2部分相交于第1电极以及第2电极，并且在第1端从第1部分独立。第3部分相交于第3电极以及第4电极。第4部分相交于第3电极以及第4电极，并且在第1端从第3部分独立。

公开(公告)号：CN115101597A

公开(公告)日：2022-09-23

申请号：CN202210727614.4

申请日：2018-08-20

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 西胁达也 ,  大麻浩平 ,  松叶博 ,  相田喜久夫 ,  洪洪

IPC: H01L29/78 ,  H01L29/40 ,  H01L21/336

Abstract: 一种抑制了在恢复动作时产生破坏的半导体装置。半导体装置具备：第1导电型的第1半导体区域；第2导电型的基底区域，形成在上述第1半导体区域之上；多个栅极电极，贯通上述基底区域而到达上述第1半导体区域；多个栅极绝缘膜，形成于上述多个栅极电极的每个栅极电极的周围；第1区域，是处于上述多个栅极绝缘膜之间的多个区域中的形成有第1导电型的源极区域的区域；第2区域，在上述多个区域中，位于上述第1区域的末端区域，未形成有上述源极区域；第1宽度的第1接触部，形成于上述第1区域，将上述基底区域与源极电极电连接；以及比上述第1宽度宽的第2宽度的第2接触部，形成于上述第2区域，将上述基底区域与上述源极电极电连接。