公开(公告)号：CN104916592A

公开(公告)日：2015-09-16

申请号：CN201410447288.7

申请日：2014-09-04

Applicant: 株式会社东芝

Inventor： 川户雅敏

IPC: H01L21/8247 ,  H01L21/56 ,  H01L27/115 ,  H01L23/31

CPC classification number: H01L25/0657 ,  H01L21/4878 ,  H01L21/561 ,  H01L23/3128 ,  H01L23/3135 ,  H01L23/36 ,  H01L23/49816 ,  H01L24/17 ,  H01L24/81 ,  H01L25/50 ,  H01L2224/02372 ,  H01L2224/13111 ,  H01L2224/16146 ,  H01L2224/16227 ,  H01L2224/1703 ,  H01L2224/17181 ,  H01L2224/2919 ,  H01L2224/32245 ,  H01L2224/81191 ,  H01L2224/81815 ,  H01L2224/81986 ,  H01L2225/06517 ,  H01L2225/06541 ,  H01L2924/181 ,  H01L2924/37 ,  H01L2924/00014 ,  H01L2924/01047 ,  H01L2924/01029 ,  H01L2924/0665 ,  H01L2924/00012

Abstract: 本发明为抑制毛边的产生的半导体装置的制造方法及半导体装置。实施方式的半导体装置的制造方法中，以半导体芯片位于配线基板的第一面侧的方式，在配线基板的第一面上搭载积层体，且形成将积层体密封的密封树脂层，所述积层体包括金属板及积层于金属板的一部分之上的半导体芯片，通過以围绕著积层体的方式形成第一切口並以围绕著积层体的方式形成第二切口，而对应积层体将配线基板分离，第一切口是使用第一切割刀片将金属板及配线基板中的一个切断并到达密封树脂层，第二切口是使用第二切割刀片将金属板及配线基板中的另一个切断并到达第一切口。

公开(公告)号：CN104425292A

公开(公告)日：2015-03-18

申请号：CN201310721866.7

申请日：2013-12-24

Applicant: 株式会社东芝

Inventor： 前田竹识 ,  川户雅敏 ,  松岛良二 ,  福田昌利

IPC: H01L21/56 ,  H01L23/31

CPC classification number: H01L21/56 ,  H01L21/565 ,  H01L23/31

Abstract: 本发明涉及半导体装置的制造方法、半导体制造装置及树脂密封用片状树脂。本发明的实施方式提供能够对片状树脂的溶融不均匀化及由摆动所引起的外观质量下降中的至少一方进行抑制的半导体装置的制造方法。实施方式的半导体装置的制造方法包括：准备具有凹部的片状树脂（1）的步骤；在压缩成形用的第1模具内配置设置有半导体芯片（18）的基板（19）的步骤；在压缩成形用的第2模具内将具有凹部的片状树脂（1）配置为与半导体芯片（18）相对的步骤；对具有凹部的片状树脂（1）进行加热的步骤；使第1模具和第2模具接近、使半导体芯片（18）浸渍于加热而溶融了的溶融树脂中以进行压缩成形，从而用溶融树脂的固化物对半导体芯片（18）进行密封。

公开(公告)号：CN102779813A

公开(公告)日：2012-11-14

申请号：CN201210031263.X

申请日：2012-02-13

Applicant: 株式会社东芝

Inventor： 渡部武志 ,  井本孝志 ,  武部直人 ,  黑勇旗 ,  堂前佑辅 ,  涩谷克则 ,  小玉义宗 ,  唐金祐次 ,  川户雅敏

IPC: H01L25/065 ,  H01L23/31 ,  H01L23/488 ,  H01L21/60

CPC classification number: H01L21/561 ,  H01L21/565 ,  H01L23/3128 ,  H01L24/45 ,  H01L24/48 ,  H01L24/73 ,  H01L24/97 ,  H01L25/0657 ,  H01L25/105 ,  H01L25/16 ,  H01L25/18 ,  H01L25/50 ,  H01L2224/0401 ,  H01L2224/04042 ,  H01L2224/06155 ,  H01L2224/24145 ,  H01L2224/32145 ,  H01L2224/32225 ,  H01L2224/45144 ,  H01L2224/48145 ,  H01L2224/48227 ,  H01L2224/73265 ,  H01L2224/97 ,  H01L2225/06506 ,  H01L2225/0651 ,  H01L2225/06513 ,  H01L2225/06517 ,  H01L2225/06524 ,  H01L2225/06541 ,  H01L2225/06562 ,  H01L2225/1023 ,  H01L2225/1052 ,  H01L2225/1058 ,  H01L2225/107 ,  H01L2225/1082 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01033 ,  H01L2924/01079 ,  H01L2924/014 ,  H01L2924/12042 ,  H01L2924/15311 ,  H01L2924/15331 ,  H01L2924/181 ,  H01L2924/1815 ,  H01L2924/19105 ,  H01L2924/3511 ,  H01L2224/85 ,  H01L2924/00012 ,  H01L2924/00

Abstract: 本发明提供半导体装置及其制造方法以及采用它的半导体模块。根据一个实施方式提供的半导体装置，具备：布线基板；在布线基板的第1面搭载的半导体芯片；在布线基板的第1面设置的第1突起电极；在布线基板的第2面设置的第2突起电极；和将半导体芯片与第1突起电极一起密封的密封树脂层。密封树脂层具有使第1突起电极的一部分露出的凹部。半导体装置多个层叠，构成POP构造的半导体模块。该场合，下级侧装置的第1突起电极与上级侧装置的第2突起电极电气连接。

公开(公告)号：CN103681640B

公开(公告)日：2016-08-10

申请号：CN201310058066.1

申请日：2013-02-25

Applicant: 株式会社东芝

Inventor： 谷本亮 ,  井本孝志 ,  安藤善康 ,  野田真史 ,  岩政直树 ,  宫下浩一 ,  川户雅敏 ,  岩本正次 ,  田中润 ,  堂前佑辅

IPC: H01L25/065 ,  H01L23/29 ,  H01L23/31 ,  H01L21/98

CPC classification number: H01L23/488 ,  H01L21/50 ,  H01L21/6836 ,  H01L21/78 ,  H01L23/3128 ,  H01L24/29 ,  H01L24/32 ,  H01L24/45 ,  H01L24/48 ,  H01L24/73 ,  H01L24/83 ,  H01L24/85 ,  H01L24/92 ,  H01L24/97 ,  H01L25/0657 ,  H01L25/50 ,  H01L2221/68327 ,  H01L2224/2741 ,  H01L2224/27436 ,  H01L2224/2919 ,  H01L2224/32013 ,  H01L2224/32145 ,  H01L2224/32225 ,  H01L2224/45144 ,  H01L2224/45147 ,  H01L2224/48145 ,  H01L2224/48227 ,  H01L2224/48228 ,  H01L2224/73265 ,  H01L2224/83191 ,  H01L2224/83856 ,  H01L2224/83862 ,  H01L2224/83986 ,  H01L2224/92165 ,  H01L2224/92247 ,  H01L2224/94 ,  H01L2224/97 ,  H01L2225/06506 ,  H01L2225/0651 ,  H01L2225/06562 ,  H01L2924/00014 ,  H01L2924/15311 ,  H01L2924/15787 ,  H01L2924/181 ,  H01L2924/3511 ,  H01L2924/00012 ,  H01L2924/00 ,  H01L2224/83 ,  H01L2224/27 ,  H01L2224/05599

Abstract: 本发明涉及叠层型半导体装置。提供可以消除当在半导体芯片的粘接剂层内埋入比其小型的半导体芯片时产生的缺点的叠层型半导体装置。实施方式的叠层型半导体装置（1）具备配置于电路基板（2）上的第1半导体芯片（6）、使第1半导体芯片（6）粘合于电路基板（2）的粘接层（7）和具有比第1半导体芯片（6）小的外形的第2半导体芯片（10）。第2半导体芯片（10）至少一部分埋入于粘接层（7）内。粘接层（7）具有95μm以上且150μm以下的范围的厚度，并且包括当埋入第2半导体芯片（10）时的热时粘度为500Pa·s以上且5000Pa·s以下的范围的热固化性树脂。

公开(公告)号：CN103681640A

公开(公告)日：2014-03-26

申请号：CN201310058066.1

申请日：2013-02-25

Applicant: 株式会社东芝

Inventor： 谷本亮 ,  井本孝志 ,  安藤善康 ,  野田真史 ,  岩政直树 ,  宫下浩一 ,  川户雅敏 ,  岩本正次 ,  田中润 ,  堂前佑辅

IPC: H01L25/065 ,  H01L23/29 ,  H01L23/31 ,  H01L21/98

CPC classification number: H01L23/488 ,  H01L21/50 ,  H01L21/6836 ,  H01L21/78 ,  H01L23/3128 ,  H01L24/29 ,  H01L24/32 ,  H01L24/45 ,  H01L24/48 ,  H01L24/73 ,  H01L24/83 ,  H01L24/85 ,  H01L24/92 ,  H01L24/97 ,  H01L25/0657 ,  H01L25/50 ,  H01L2221/68327 ,  H01L2224/2741 ,  H01L2224/27436 ,  H01L2224/2919 ,  H01L2224/32013 ,  H01L2224/32145 ,  H01L2224/32225 ,  H01L2224/45144 ,  H01L2224/45147 ,  H01L2224/48145 ,  H01L2224/48227 ,  H01L2224/48228 ,  H01L2224/73265 ,  H01L2224/83191 ,  H01L2224/83856 ,  H01L2224/83862 ,  H01L2224/83986 ,  H01L2224/92165 ,  H01L2224/92247 ,  H01L2224/94 ,  H01L2224/97 ,  H01L2225/06506 ,  H01L2225/0651 ,  H01L2225/06562 ,  H01L2924/00014 ,  H01L2924/15311 ,  H01L2924/15787 ,  H01L2924/181 ,  H01L2924/3511 ,  H01L2924/00012 ,  H01L2924/00 ,  H01L2224/83 ,  H01L2224/27 ,  H01L2224/05599

Abstract: 本发明涉及叠层型半导体装置。提供可以消除当在半导体芯片的粘接剂层内埋入比其小型的半导体芯片时产生的缺点的叠层型半导体装置。实施方式的叠层型半导体装置（1）具备配置于电路基板（2）上的第1半导体芯片（6）、使第1半导体芯片（6）粘合于电路基板（2）的粘接层（7）和具有比第1半导体芯片（6）小的外形的第2半导体芯片（10）。第2半导体芯片（10）至少一部分埋入于粘接层（7）内。粘接层（7）具有95μm以上且150μm以下的范围的厚度，并且包括当埋入第2半导体芯片（10）时的热时粘度为500Pa·s以上且5000Pa·s以下的范围的热固化性树脂。

公开(公告)号：CN103311226A

公开(公告)日：2013-09-18

申请号：CN201310040814.3

申请日：2013-02-01

Applicant: 株式会社东芝

Inventor： 藤田努 ,  高野勇佑 ,  川户雅敏

IPC: H01L23/552 ,  H01L21/56

CPC classification number: H01L24/97 ,  H01L24/73 ,  H01L2224/04042 ,  H01L2224/32225 ,  H01L2224/48227 ,  H01L2224/49175 ,  H01L2224/73265 ,  H01L2224/97 ,  H01L2924/1531 ,  H01L2924/181 ,  H01L2924/3025 ,  H01L2924/00012 ,  H01L2224/85 ,  H01L2224/83 ,  H01L2924/00

Abstract: 本发明涉及半导体装置及其制造方法，能够使屏蔽层与基板GND简便地导通，谋求屏蔽效果的提高及制造成本的降低。半导体装置的制造方法包括：在基板（10）上搭载多个半导体芯片（20），并且沿着包含切割线的芯片周边部形成上表面的高度比基板表面高的导电体（30）的工序；以树脂层（40）覆盖各半导体芯片（20）及导电体（30）的工序；对树脂层（40）沿着切割线进行半切削，并且使导电体（30）的上表面露出的工序；以导电材料覆盖通过半切削而露出的导电体（30）及树脂层（40）的工序；和以切割线对所述基板（10）、所述导电体（30）及所述导电材料（40）进行切削，切出为各个装置的工序。

公开(公告)号：CN103094220A

公开(公告)日：2013-05-08

申请号：CN201210313377.3

申请日：2012-08-29

Applicant: 株式会社东芝

Inventor： 种泰雄 ,  井本孝志 ,  川户雅敏 ,  宫下浩一 ,  安藤善康 ,  谷本亮

IPC: H01L23/00 ,  H01L25/065

CPC classification number: H01L24/73 ,  H01L2224/32145 ,  H01L2224/32225 ,  H01L2224/48145 ,  H01L2224/48227 ,  H01L2224/73265 ,  H01L2225/06562 ,  H01L2924/10253 ,  H01L2924/00012 ,  H01L2924/00

Abstract: 本发明涉及存储装置、半导体装置及其制造方法。提供制造成本低廉的存储装置、半导体装置及其制造方法。半导体装置具有搭载于基板上、通过接合线与基板连接的第1芯片和叠层于第1芯片上地搭载于基板上、比前述第1芯片大的第2芯片。在第2芯片的与第1芯片的粘接面的与形成有接合线的部分相对应的部分涂敷绝缘层，在第2芯片的粘接面形成粘接层，并使基板与第2芯片相贴合。