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公开(公告)号：CN1830090A
公开(公告)日：2006-09-06
申请号：CN200480021683.3
申请日：2004-08-11
Applicant: 国际商业机器公司
IPC: H01L29/786 , H01L21/336 , H01L21/762
CPC classification number: H01L29/78696 , H01L21/76256 , H01L21/76275 , H01L29/66772 , H01L29/78648 , H01L29/78654
Abstract: 本发明提供了SOI CMOS技术，利用该技术将多晶硅后栅极用于控制前栅极器件的阈值电压，并且nMOS和pMOS后栅极彼此和与所述前栅极无关地切换。具体地说，本发明提供了一种制造后栅极型完全耗尽的CMOS器件的方法，其中所述器件的后栅极与所述器件的前栅极以及源极/漏极延伸自对准。这样的结构使电容最小，同时提高了器件和电路性能。利用现有的SIMOX(氧离子注入隔离)或接合SOI晶片、晶片接合和减薄、多晶Si蚀刻、低压化学气相沉积以及化学机械抛光，制造本发明的后栅极型完全耗尽的COMS器件。
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公开(公告)号：CN100568535C
公开(公告)日：2009-12-09
申请号：CN200480021683.3
申请日：2004-08-11
Applicant: 国际商业机器公司
IPC: H01L29/786 , H01L21/336 , H01L21/762
CPC classification number: H01L29/78696 , H01L21/76256 , H01L21/76275 , H01L29/66772 , H01L29/78648 , H01L29/78654
Abstract: 本发明提供了SOI CMOS技术，利用该技术将多晶硅后栅极用于控制前栅极器件的阈值电压，并且nMOS和pMOS后栅极彼此和与所述前栅极无关地切换。具体地说，本发明提供了一种制造后栅极型完全耗尽的CMOS器件的方法，其中所述器件的后栅极与所述器件的前栅极以及源极/漏极延伸自对准。这样的结构使电容最小，同时提高了器件和电路性能。利用现有的SIMOX(氧离子注入隔离)或接合SOI晶片、晶片接合和减薄、多晶Si蚀刻、低压化学气相沉积以及化学机械抛光，制造本发明的后栅极型完全耗尽的COMS器件。
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公开(公告)号：CN110503127B
公开(公告)日：2023-05-30
申请号：CN201910414066.8
申请日：2019-05-17
Applicant: 国际商业机器公司
IPC: G06V10/764 , G06V10/82 , G06N3/063 , G06N3/0464 , G06N3/048
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Patent Agency Ranking
公开(公告)号：CN104488079A
公开(公告)日：2015-04-01
申请号：CN201280064723.7
申请日：2012-12-24
Applicant: 国际商业机器公司
IPC: H01L27/12 , H01L21/336 , H01L29/78
CPC classification number: H01L29/41791 , H01L29/66795
Abstract: 提供了一种用于制造finFET器件的方法。在BOX层之上形成鳍结构。所述鳍结构包括半导体层并且在第一方向上延伸。栅极叠层形成在所述鳍结构上方的所述BOX层上，并且在第二方向上延伸。所述栅极叠层包括高K电介质层和金属栅极。在所述栅极叠层的侧壁上形成栅极间隔物，并且沉积外延层以合并所述鳍结构。注入离子以形成源极区和漏极区，并且在所述栅极间隔物的侧壁上形成伪间隔物。使用所述伪间隔物作为掩膜来使外延层的暴露部分凹陷或者完全去除。硅化形成邻接所述源极区和漏极区的硅化物区，每一个所述硅化物区包括位于所述源极区或漏极区的垂直侧壁上的垂直部分。
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公开(公告)号：CN101106141B
公开(公告)日：2010-06-23
申请号：CN200710128129.0
申请日：2007-07-06
Applicant: 国际商业机器公司
IPC: H01L27/12 , H01L21/84 , H01L21/762 , H01L21/31
CPC classification number: H01L29/78603 , H01L27/1203 , H01L29/66772 , H01L29/78606 , H01L2924/0002 , H01L2924/00
Abstract: 一种绝缘体上半导体结构包括位于基底半导体衬底与表面半导体层之间的掩埋介电层。所述掩埋介电层包括其中包括氮梯度的氧化物材料，所述氮梯度的峰值在所述掩埋介电层的与所述基底半导体衬底和所述表面半导体层中的至少一者的界面处。所述掩埋介电层的与所述基底半导体衬底和所述表面半导体层中的所述至少一者的界面是突变的，在小于约5个原子层厚度中提供过渡，并具有小于约10埃RMS的界面粗糙度。包括无氮的氧化物介电材料的第二介电层可以位于所述掩埋介电层和所述表面半导体层之间。
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公开(公告)号：CN110503127A
公开(公告)日：2019-11-26
申请号：CN201910414066.8
申请日：2019-05-17
Applicant: 国际商业机器公司
Abstract: 提供了用于加速模拟阵列上的卷积神经网络的机制。输入端口从输入图像中的帧接收图像信号。输入存储阵列将从输入端口接收的图像信号存储到相应的输入存储位置，以在输入存储阵列中创建多个图像子区域。分配器将模拟阵列中的一组模拟阵列分块中的每一个模拟阵列分块与输入存储阵列的图像子区域的一部分相关联，以使得一组模拟存储组件中的一个或多个模拟存储组件以分配顺序与图像信号相关联，以产生相应的输出信号。组装器以由分配顺序确定的输出顺序将相应的输出信号中的每一个输出信号存储到一组存储器输出端中的一个存储器输出端中。
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公开(公告)号：CN104488079B
公开(公告)日：2017-04-26
申请号：CN201280064723.7
申请日：2012-12-24
Applicant: 国际商业机器公司
IPC: H01L27/12 , H01L21/336 , H01L29/78
CPC classification number: H01L29/41791 , H01L29/66795
Abstract: 提供了一种用于制造finFET器件的方法。在BOX层之上形成鳍结构。所述鳍结构包括半导体层并且在第一方向上延伸。栅极叠层形成在所述鳍结构上方的所述BOX层上，并且在第二方向上延伸。所述栅极叠层包括高K电介质层和金属栅极。在所述栅极叠层的侧壁上形成栅极间隔物，并且沉积外延层以合并所述鳍结构。注入离子以形成源极区和漏极区，并且在所述栅极间隔物的侧壁上形成伪间隔物。使用所述伪间隔物作为掩膜来使外延层的暴露部分凹陷或者完全去除。硅化形成邻接所述源极区和漏极区的硅化物区，每一个所述硅化物区包括位于所述源极区或漏极区的垂直侧壁上的垂直部分。
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公开(公告)号：CN101106141A
公开(公告)日：2008-01-16
申请号：CN200710128129.0
申请日：2007-07-06
Applicant: 国际商业机器公司
IPC: H01L27/12 , H01L21/84 , H01L21/762 , H01L21/31
CPC classification number: H01L29/78603 , H01L27/1203 , H01L29/66772 , H01L29/78606 , H01L2924/0002 , H01L2924/00
Abstract: 一种绝缘体上半导体结构包括位于基底半导体衬底与表面半导体层之间的掩埋介电层。所述掩埋介电层包括其中包括氮梯度的氧化物材料，所述氮梯度的峰值在所述掩埋介电层的与所述基底半导体衬底和所述表面半导体层中的至少一者的界面处。所述掩埋介电层的与所述基底半导体衬底和所述表面半导体层中的所述至少一者的界面是突变的，在小于约5个原子层厚度中提供过渡，并具有小于约10埃PMS的界面粗糙度。包括无氮的氧化物介电材料的第二介电层可以位于所述掩埋介电层和所述表面半导体层之间。
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