公开(公告)号：CN113161344A

公开(公告)日：2021-07-23

申请号：CN202110086191.8

申请日：2021-01-22

Applicant: 台湾积体电路制造股份有限公司

Inventor： 郭大鹏 ,  古鲁·普拉萨德

IPC: H01L27/02 ,  H01L27/092 ,  H01L21/8238

Abstract: 本发明实施例涉及包含具有经组合有源区域的标准单元的半导体装置。根据本发明的一些实施例，一种半导体装置包含在行方向上延伸的第一电源轨及第二电源轨、延伸于所述第一电源轨与所述第二电源轨之间的第三电源轨及第一单元。所述第一单元在垂直于所述行方向的列方向上的单元高度等于所述第一电源轨与所述第二电源轨之间的节距。所述半导体装置还包含布置于所述第一电源轨与所述第三电源轨之间的第二单元。所述第二单元在所述列方向上的单元高度等于所述第一电源轨与所述第三电源轨之间的节距。所述第一单元的第一有源区域包含大于所述第二单元中的第二有源区域在所述列方向上的第二宽度的所述列方向上的第一宽度。

公开(公告)号：CN106486420B

公开(公告)日：2019-07-05

申请号：CN201610053837.1

申请日：2016-01-27

Applicant: 台湾积体电路制造股份有限公司

Inventor： 郭大鹏 ,  卡洛斯·H·迪亚兹 ,  让-皮埃尔·科林格 ,  林义雄

IPC: H01L21/768 ,  H01L27/02

CPC classification number: H01L23/49827 ,  H01L21/4846 ,  H01L21/486 ,  H01L23/481 ,  H01L23/498 ,  H01L23/49844 ,  H01L27/0688 ,  H01L27/092

Abstract: 3D‑IC包括第一层器件和第二层器件。第一层器件和第二层器件垂直堆叠在一起。第一层器件包括第一衬底和形成在第一衬底上方的第一互连结构。第二层器件包括第二衬底、形成在第二衬底中的掺杂区、形成在衬底上方的伪栅极以及形成在第二衬底上方的第二互连结构。3D‑IC也包括垂直延伸穿过第二衬底的层间通孔。层间通孔具有第一端和与第一端相对的第二端。层间通孔的第一端连接至第一互连结构。层间通孔的第二端连接至掺杂区、伪栅极或第二互连结构。本发明的实施例还涉及单片3D集成层间通孔插入方案和相关的布局结构。

公开(公告)号：CN109786369A

公开(公告)日：2019-05-21

申请号：CN201810909592.7

申请日：2018-08-10

Applicant: 台湾积体电路制造股份有限公司

Inventor： 郭大鹏 ,  卡洛斯·H·迪亚兹 ,  鲁立忠 ,  田丽钧

IPC: H01L27/02 ,  H01L27/088

Abstract: 半导体器件包括多个标准单元。多个标准单元包括布置在第一行中的沿着行方向延伸的第一组标准单元和布置在第二行中的沿着行方向延伸的第二组标准单元。第一组标准单元和第二组标准单元布置在列方向上。第一组标准单元在列方向上的单元高度与第二组标准单元在列方向上的单元高度不同。本发明实施例涉及包括多个标准单元的半导体器件和标准单元布局技术。

公开(公告)号：CN109119414A

公开(公告)日：2019-01-01

申请号：CN201711292805.8

申请日：2017-12-08

Applicant: 台湾积体电路制造股份有限公司

Inventor： 让-皮埃尔·科林格 ,  卡洛斯·H·迪亚兹 ,  郭大鹏

IPC: H01L27/02 ,  H01L27/088 ,  H01L23/528 ,  H01L21/8234

Abstract: 本发明的实施例提供了一种用于制造具有无结半导体器件(JSD)的单片三维(3D)集成电路(IC)的方法及其所形成的集成电路。在半导体衬底上方形成第一层间介电(ILD)层，同时也在第一ILD层中形成交替堆叠的第一通孔和第一互连线。将第一掺杂型层和第二掺杂型层转移至第一ILD层的顶面。第一和第二掺杂型层是堆叠的并且是具有相反掺杂类型的半导体材料。图案化第一和第二掺杂型层以形成第一掺杂型线和位于第一掺杂型线上面的第二掺杂型线。形成跨越第一和第二掺杂型线的栅电极。栅电极以及第一和第二掺杂型线至少部分地限定JSD。

公开(公告)号：CN108231889A

公开(公告)日：2018-06-29

申请号：CN201710950065.6

申请日：2017-10-13

Applicant: 台湾积体电路制造股份有限公司

Inventor： 让-皮埃尔·科林格 ,  吴忠政 ,  卡洛斯·H·迪亚兹 ,  王志豪 ,  后藤贤一 ,  郭大鹏 ,  杨育佳 ,  吴志强 ,  林佑明

IPC: H01L29/78 ,  H01L29/10 ,  H01L29/423 ,  H01L21/336

CPC classification number: H01L29/78696 ,  H01L21/02521 ,  H01L21/02527 ,  H01L21/02568 ,  H01L21/823821 ,  H01L21/8256 ,  H01L27/0886 ,  H01L29/1606 ,  H01L29/24 ,  H01L29/66 ,  H01L29/7851

Abstract: 描述了包括二维(2‑D)材料的半导体结构及其制造方法。通过在诸如鳍式场效应晶体管(FET)的晶体管栅极构架中采用2‑D材料，本发明的半导体结构包括垂直栅极结构并且包含2‑D材料，诸如石墨烯、过渡金属二硫属化物(TMD)或磷烯。本发明的实施例还涉及具有垂直结构的2‑D材料晶体管。

公开(公告)号：CN104465762B

公开(公告)日：2017-12-19

申请号：CN201410300267.2

申请日：2014-06-26

Applicant: 台湾积体电路制造股份有限公司

Inventor： 让-皮埃尔·科林格 ,  江国诚 ,  郭大鹏 ,  卡洛斯·H.·迪亚兹

IPC: H01L29/78 ,  H01L29/10 ,  H01L29/423

CPC classification number: H01L29/0676 ,  B82Y10/00 ,  B82Y40/00 ,  H01L21/823487 ,  H01L29/42392 ,  H01L29/66439 ,  H01L29/775 ,  Y10S977/762 ,  Y10S977/938

Abstract: 本发明提供了一种具有减小的电阻抗和电容的半导体器件。半导体器件包括具有第一导电类型的第一类型区域。半导体器件包括具有第二导电类型的第二类型区域。半导体器件包括在第一类型区域和第二类型区域之间延伸的沟道区。沟道区与第一类型区域的第一部分间隔开第一距离。半导体器件包括围绕沟道区的栅极区。栅极区的第一部分与第一类型区域的第一部分间隔开第二距离。第二距离大于第一距离。

公开(公告)号：CN105895578A

公开(公告)日：2016-08-24

申请号：CN201610081806.7

申请日：2016-02-05

Applicant: 台湾积体电路制造股份有限公司

Inventor： 林义雄 ,  郭大鹏 ,  邱奕勋

IPC: H01L21/768 ,  H01L21/027 ,  H01L23/528

CPC classification number: G06F17/5068 ,  G03F1/70 ,  G03F7/70433 ,  G06F17/50 ,  G06F2217/12 ,  H01L21/027 ,  H01L21/76816 ,  H01L21/76895 ,  H01L23/485 ,  H01L23/5226 ,  H01L23/528 ,  H01L23/5286 ,  H01L27/0207 ,  H01L27/11582 ,  H01L28/00 ,  H01L21/76892 ,  H01L2221/1068

Abstract: 本发明提供了一种形成用于制造集成电路的一组掩模的方法，包括：确定原始布局设计中的第一通孔布局图案和电源轨布局图案的存在。第一通孔布局图案和电源轨布局图案彼此重叠。第一通孔布局图案是原始布局设计的第一单元布局的一部分。原始布局设计的第一单元布局和第二单元布局共用电源轨布局图案。该方法还包括更改原始布局设计以成为更改的布局设计并且基于更改的布局设计形成该组掩模。如果原始布局设计中存在第一通孔布局图案和电源轨，则更改原始布局设计包括：利用扩大的通孔布局图案来替换第一通孔布局图案。本发明还提供了利用该方法形成的集成电路。

公开(公告)号：CN105097820A

公开(公告)日：2015-11-25

申请号：CN201510249902.3

申请日：2015-05-15

Applicant: 台湾积体电路制造股份有限公司

Inventor： 让-皮埃尔·科林格 ,  郭大鹏 ,  卡洛斯·H.·迪亚兹

IPC: H01L27/115 ,  H01L29/792 ,  H01L21/8247

CPC classification number: H01L29/7889 ,  B82Y10/00 ,  H01L21/28273 ,  H01L21/28282 ,  H01L27/11519 ,  H01L27/11521 ,  H01L27/11556 ,  H01L27/11565 ,  H01L27/11582 ,  H01L29/0676 ,  H01L29/401 ,  H01L29/42324 ,  H01L29/42376 ,  H01L29/66439 ,  H01L29/66666 ,  H01L29/66825 ,  H01L29/66833 ,  H01L29/775 ,  H01L29/7883 ,  H01L29/7926

Abstract: 本发明提供了存储器件及其制造方法。器件包括衬底上方的纳米线，其中纳米线包括：第一漏极/源极区，位于衬底上方；沟道区，位于第一漏极/源极区上方；第二漏极/源极区，位于沟道区上方；高k介电层和控制栅极层，围绕沟道区的下部；以及隧穿层和环形浮置栅极层，围绕沟道区的上部。

公开(公告)号：CN102738218B

公开(公告)日：2015-01-07

申请号：CN201110426055.5

申请日：2011-12-16

Applicant: 台湾积体电路制造股份有限公司

Inventor： 阿里·凯沙瓦齐 ,  郭大鹏 ,  宋淑惠 ,  曾祥仁 ,  林学仕 ,  鲁立忠 ,  吴忠政 ,  田丽钧 ,  杨荣展 ,  陈淑敏 ,  曹敏 ,  侯永清

IPC: H01L29/417 ,  H01L27/092

Abstract: 本发明公开一种集成电路，包括用于第一类型晶体管的第一扩散区域。第一类型晶体管包括第一漏极区和第一源极区。用于第二类型晶体管的第二扩散区域与第一扩散区域分离。第二类型晶体管包括第二漏极区和第二源极区。栅电极在布线方向上跨过第一扩散区域和第二扩散区域连续地延伸。第一金属结构与第一源极区电连接。第二金属结构与第二漏极区电连接。第三金属结构设置在第一和第二金属结构之上并且与其电连接。第一金属结构的宽度基本等于或大于第三金属结构的宽度。

公开(公告)号：CN102682154B

公开(公告)日：2014-11-12

申请号：CN201210063784.3

申请日：2012-03-12

Applicant: 台湾积体电路制造股份有限公司

Inventor： 郭大鹏 ,  田丽钧 ,  林学仕 ,  黄美惠

IPC: G06F17/50

CPC classification number: G06F17/5068 ,  G06F17/505 ,  G06F2217/72

Abstract: 一种设计集成电路的方法包括：限定出覆盖集成电路的第一金属层的部分和第二金属层的部分中的至少一个的至少一个伪层，第二金属层设置在第一金属层上方，集成电路的第一金属层、第二金属层以及栅电极具有相同的布线方向；以及对与被伪层覆盖的第一金属层的部分和第二金属层的部分中的至少一个对应的文件执行逻辑运算，从而确定第一金属层的部分和第二金属层的部分中的至少一个的尺寸。本发明还提供了一种设计集成电路的系统和方法。