-
公开(公告)号：CN104037226B
公开(公告)日：2017-06-06
申请号：CN201310236958.6
申请日：2013-06-14
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L21/336
CPC classification number: H01L29/0847 , H01L21/283 , H01L21/30604 , H01L21/823418 , H01L21/823431 , H01L21/823814 , H01L21/845 , H01L27/0886 , H01L27/0924 , H01L29/41758 , H01L29/66477 , H01L29/66545 , H01L29/6656 , H01L29/66795 , H01L29/6681 , H01L29/7835 , H01L29/785
Abstract: 本发明实施例为一种半导体器件、一种FinFET器件以及一种形成FinFET器件的方法。一种实施例为一种半导体器件，包括在衬底上方延伸的第一半导体鳍、在第一半导体鳍上的第一源极区以及在第一半导体鳍上的第一漏极区。第一源极区具有第一宽度并且第一漏极区具有与第一宽度不同的第二宽度。本发明还公开了一种具有非对称源极/漏极结构的FinFET及其制造方法。
-
公开(公告)号：CN104716087A
公开(公告)日：2015-06-17
申请号：CN201410765376.1
申请日：2014-12-11
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768
CPC classification number: H01L24/25 , H01L21/743 , H01L21/76838 , H01L21/8221 , H01L23/481 , H01L23/522 , H01L23/528 , H01L23/53223 , H01L23/53238 , H01L23/53252 , H01L23/53266 , H01L23/535 , H01L24/29 , H01L24/32 , H01L24/48 , H01L24/73 , H01L24/83 , H01L25/0652 , H01L25/0657 , H01L25/50 , H01L27/0688 , H01L2225/06527 , H01L2225/06548 , H01L2924/00014 , H01L2924/13091 , H01L2924/207 , H01L2924/00 , H01L2224/45099 , H01L2224/45015 , H01L2224/85399 , H01L2224/05599
Abstract: 一种堆叠的集成电路包括垂直连接在一起的多层。多层水平连接结构被制造于层的衬底内。从衬底之上观察时水平连接结构的层具有不同的图案。本发明还涉及用于堆叠的CMOS器件的连接技术。
-
公开(公告)号：CN104715100A
公开(公告)日：2015-06-17
申请号：CN201410058877.6
申请日：2014-02-20
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: H01L23/5226 , G06F17/5077 , H01L23/528 , H01L27/0207 , H01L27/11807 , H01L2924/0002 , H01L2924/00
Abstract: 一种集成电路布局包括第一金属线、第二金属线、至少一个第一导电通孔和第一导电部分。第一金属线沿着第一方向形成。至少一个第一导电通孔设置在第一金属线上方。第二金属线设置在至少一个第一导电通孔上方且与第一金属线平行。第一导电部分形成在第二金属线的一端上。
-
公开(公告)号：CN108074926B
公开(公告)日：2021-10-22
申请号：CN201710963604.X
申请日：2017-10-17
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/088 , H01L23/528
Abstract: 本发明实施例提供半导体结构及形成半导体结构的方法。第一有源半导体区安置于所述半导体结构的第一垂直水平面中。第二有源半导体区安置于所述第一垂直水平面中，其中所述第二有源半导体区与所述第一有源半导体区在第一方向上间隔开一距离。第一导电结构安置于与所述第一垂直水平面相邻的第二垂直水平面中。所述第一导电结构沿所述第一方向延伸且将所述第一有源半导体区电耦接至所述第二有源半导体区。
-
公开(公告)号：CN104715100B
公开(公告)日：2018-07-20
申请号：CN201410058877.6
申请日：2014-02-20
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: H01L23/5226 , G06F17/5077 , H01L23/528 , H01L27/0207 , H01L27/11807 , H01L2924/0002 , H01L2924/00
Abstract: 一种集成电路布局包括第一金属线、第二金属线、至少一个第一导电通孔和第一导电部分。第一金属线沿着第一方向形成。至少一个第一导电通孔设置在第一金属线上方。第二金属线设置在至少一个第一导电通孔上方且与第一金属线平行。第一导电部分形成在第二金属线的一端上。
-
Patent Agency Ranking
公开(公告)号：CN108074926A
公开(公告)日：2018-05-25
申请号：CN201710963604.X
申请日：2017-10-17
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/088 , H01L23/528
Abstract: 本发明实施例提供半导体结构及形成半导体结构的方法。第一有源半导体区安置于所述半导体结构的第一垂直水平面中。第二有源半导体区安置于所述第一垂直水平面中，其中所述第二有源半导体区与所述第一有源半导体区在第一方向上间隔开一距离。第一导电结构安置于与所述第一垂直水平面相邻的第二垂直水平面中。所述第一导电结构沿所述第一方向延伸且将所述第一有源半导体区电耦接至所述第二有源半导体区。
-
公开(公告)号：CN104134657B
公开(公告)日：2018-01-26
申请号：CN201410181666.1
申请日：2014-04-30
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明提供了单元高度为标称最小间距的非整数倍的标准单元。集成电路由具有金属线的标称最小间距的工艺制造，并且该集成电路包括多条金属线和位于多条金属线下方的多个标准单元。多条金属线沿第一方向延伸，并且多条金属线在与第一方向垂直的第二方向上间隔开标称最小间距的整数倍。多个标准单元中的至少一个具有沿第二方向的单元高度，并且单元高度是标称最小间距的非整数倍。
-
公开(公告)号：CN107017228A
公开(公告)日：2017-08-04
申请号：CN201611074881.7
申请日：2016-11-29
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/535 , H01L27/088 , H01L21/768 , H01L21/8234
Abstract: 在一些实施例中，本公开涉及一种在BEOL互连层和中段制程(MEOL)结构之间具有平行导电路径的集成电路(IC)，这些导电路径被配置为减小寄生电阻和/或电容。IC包括布置在衬底内并且由沟道区隔开的源极/漏极区。栅极结构布置在沟道区上方，并且MEOL结构布置在源极/漏极区的一个的上方。导电结构布置在MEOL结构上方并且与MEOL结构电接触。第一导电接触件布置在MEOL结构和上覆的BEOL互连线(例如，电源轨)之间。第二导电接触件被配置为沿着延伸穿过导电结构的导电路径来电连接BEOL互连线和MEOL结构，从而在BEOL互连层和MEOL结构之间形成平行的导电路径。本公开的实施例还涉及一种形成集成电路的方法。
-
公开(公告)号：CN104377196B
公开(公告)日：2017-06-23
申请号：CN201310535364.5
申请日：2013-11-01
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: H01L27/0207 , G06F17/5068 , H01L27/11807 , H01L2027/11875
Abstract: 本发明实施例公开的标准单元的布局存储在非瞬时性计算机可读介质上并且包括第一导电图案、第二导电图案，多个有源区图案以及第一中央导电图案。多个有源区图案彼此隔离并且布置在位于第一导电图案和第二导电图案之间的第一行和第二行中。第一行邻近第一导电图案并且包括多个有源区图案中的第一有源区图案和第二有源区图案。第二行邻近第二导电图案并且包括多个有源区图案中的第三有源区图案和第四有源区图案。第一中央导电图案布置在第一有源区图案和第二有源区图案之间。第一中央导电图案与第一导电图案重叠。本发明还公开了标准单元布局、具有工程更改指令单元的半导体器件及方法。
-
公开(公告)号：CN104134657A
公开(公告)日：2014-11-05
申请号：CN201410181666.1
申请日：2014-04-30
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明提供了单元高度为标称最小间距的非整数倍的标准单元。集成电路由具有金属线的标称最小间距的工艺制造，并且该集成电路包括多条金属线和位于多条金属线下方的多个标准单元。多条金属线沿第一方向延伸，并且多条金属线在与第一方向垂直的第二方向上间隔开标称最小间距的整数倍。多个标准单元中的至少一个具有沿第二方向的单元高度，并且单元高度是标称最小间距的非整数倍。
-
-
-
-
-
-
-
-
-
Search Results
22
records
(took 0.036 seconds)
