公开(公告)号：CN113361219B

公开(公告)日：2023-08-08

申请号：CN202110227800.7

申请日：2021-03-01

Applicant: 台湾积体电路制造股份有限公司

Inventor： 古鲁·普拉萨德 ,  少骏·库玛

IPC: G06F30/32 ,  G06F30/392

Abstract: 本发明的实施例提供了一种优化集成电路设计的系统和方法，包括具有多个输入和输出存储元件(诸如触发器、锁存器等)的标准单元，这些元件之间具有互连的某种组合逻辑。在实施例中，输入触发器上的从锁存器被组合逻辑的下游节点处的较少数量的锁存器替换，从而改进了性能、面积和功率，同时保持了标准单元的接口引脚处的功能。还描述了根据设计的行为描述，诸如RTL，推断这种标准单元的过程，或者将等效子电路从网表重新映射到该标准单元的过程。本发明的实施例还提供了一种用单元库进行编码的计算机可读介质。

公开(公告)号：CN113113404A

公开(公告)日：2021-07-13

申请号：CN202110284574.6

申请日：2021-03-17

Applicant: 台湾积体电路制造股份有限公司

Inventor： 古鲁·普拉萨德

IPC: H01L27/02 ,  G06F30/392

Abstract: 本文描述了分裂堆叠三重高度单元及其布局生成方法。该结构包括形成在三个堆叠的行内的电路。该电路包括具有第一多个电子组件的第一级和具有第二多个电子组件的第二级。第一行包括位于第一行的顶部内的第一多个电子组件的第一电子组件。第二多个电子组件的第一电子组件位于第一行的底部和第二行的顶部内。第二多个电子组件的第二电子组件位于第三行的顶部和第二行的底部内。第一多个电子组件的第二电子组件位于第三行的底部内。本发明的实施例还涉及集成电路结构、器件和计算机实现的方法。

公开(公告)号：CN113361219A

公开(公告)日：2021-09-07

申请号：CN202110227800.7

申请日：2021-03-01

Applicant: 台湾积体电路制造股份有限公司

Inventor： 古鲁·普拉萨德 ,  少骏·库玛

IPC: G06F30/32 ,  G06F30/392

Abstract: 本发明的实施例提供了一种优化集成电路设计的系统和方法，包括具有多个输入和输出存储元件(诸如触发器、锁存器等)的标准单元，这些元件之间具有互连的某种组合逻辑。在实施例中，输入触发器上的从锁存器被组合逻辑的下游节点处的较少数量的锁存器替换，从而改进了性能、面积和功率，同时保持了标准单元的接口引脚处的功能。还描述了根据设计的行为描述，诸如RTL，推断这种标准单元的过程，或者将等效子电路从网表重新映射到该标准单元的过程。本发明的实施例还提供了一种用单元库进行编码的计算机可读介质。

公开(公告)号：CN113113404B

公开(公告)日：2024-03-29

申请号：CN202110284574.6

申请日：2021-03-17

Applicant: 台湾积体电路制造股份有限公司

Inventor： 古鲁·普拉萨德

IPC: H01L27/02 ,  G06F30/392

Abstract: 本文描述了分裂堆叠三重高度单元及其布局生成方法。该结构包括形成在三个堆叠的行内的电路。该电路包括具有第一多个电子组件的第一级和具有第二多个电子组件的第二级。第一行包括位于第一行的顶部内的第一多个电子组件的第一电子组件。第二多个电子组件的第一电子组件位于第一行的底部和第二行的顶部内。第二多个电子组件的第二电子组件位于第三行的顶部和第二行的底部内。第一多个电子组件的第二电子组件位于第三行的底部内。本发明的实施例还涉及集成电路结构、器件和计算机实现的方法。

公开(公告)号：CN113161344A

公开(公告)日：2021-07-23

申请号：CN202110086191.8

申请日：2021-01-22

Applicant: 台湾积体电路制造股份有限公司

Inventor： 郭大鹏 ,  古鲁·普拉萨德

IPC: H01L27/02 ,  H01L27/092 ,  H01L21/8238

Abstract: 本发明实施例涉及包含具有经组合有源区域的标准单元的半导体装置。根据本发明的一些实施例，一种半导体装置包含在行方向上延伸的第一电源轨及第二电源轨、延伸于所述第一电源轨与所述第二电源轨之间的第三电源轨及第一单元。所述第一单元在垂直于所述行方向的列方向上的单元高度等于所述第一电源轨与所述第二电源轨之间的节距。所述半导体装置还包含布置于所述第一电源轨与所述第三电源轨之间的第二单元。所述第二单元在所述列方向上的单元高度等于所述第一电源轨与所述第三电源轨之间的节距。所述第一单元的第一有源区域包含大于所述第二单元中的第二有源区域在所述列方向上的第二宽度的所述列方向上的第一宽度。

公开(公告)号：CN113051867A

公开(公告)日：2021-06-29

申请号：CN202110338840.9

申请日：2021-03-30

Applicant: 台湾积体电路制造股份有限公司

Inventor： 古鲁·普拉萨德 ,  高桥修 ,  王宇

IPC: G06F30/398 ,  G06F30/392

Abstract: 本发明提供进行集成电路的自动化设计的系统及方法。在实施例中，接收集成电路设计文件，所述集成电路设计文件规定逻辑元件。对共享共用输入信号的多个逻辑元件进行识别。确定所述多个逻辑元件中的每一者包括一系列晶体管。在作出所述确定之后，通过以下操作修改集成电路设计：识别用于逻辑元件中的第一逻辑元件的第一晶体管及第二晶体管；识别用于逻辑元件中的第二逻辑元件的第一晶体管及第二晶体管；删除第二逻辑元件的第二晶体管；以及将第二逻辑元件的第一晶体管的输出路由到第一逻辑元件的第二晶体管的输入。将经修改的集成电路设计存储在非暂时性计算机可读介质中。