-
公开(公告)号：CN110556384B
公开(公告)日：2023-09-12
申请号：CN201910454994.7
申请日：2019-05-29
Applicant: 三星电子株式会社
Abstract: 提供了一种三维半导体存储器装置，该三维半导体存储器装置包括：基底；第一堆叠结构和第二堆叠结构，在基底上彼此相邻；第一共源极塞，位于第一堆叠结构与第二堆叠结构之间；第二共源极塞，位于第一堆叠结构与第二堆叠结构之间；以及竖直介电结构，位于第一共源极塞与第二共源极塞之间。第一堆叠结构和第二堆叠结构中的每个可以包括交替地堆叠在基底上的多个绝缘层和多个电极。第一共源极塞可以连接到基底。第二共源极塞可以与基底分隔开。
-
公开(公告)号：CN109037230A
公开(公告)日：2018-12-18
申请号：CN201810594700.6
申请日：2018-06-11
Applicant: 三星电子株式会社
IPC: H01L27/11582 , H01L25/065
Abstract: 一种半导体存储器件包括第一半导体芯片和第二半导体芯片。第一半导体芯片和第二半导体芯片中的每个半导体芯片可以包括单元阵列区域和外围电路区域。单元阵列区域可以包括电极结构和竖直结构，该电极结构包括顺序地堆叠在体导电层上的电极，该竖直结构延伸穿过电极结构并连接到体导电层。外围电路区域可以包括体导电层上的残留衬底，并且外围晶体管位于该残留衬底上。第二半导体芯片的体导电层的底表面可以面向第一半导体芯片的体导电层的底表面。
-
公开(公告)号：CN108694966B
公开(公告)日：2023-10-20
申请号：CN201810070942.5
申请日：2018-01-24
Applicant: 三星电子株式会社
IPC: G11C7/10
Abstract: 非易失性存储器件包括：存储单元阵列区域，其中存储单元竖直地堆叠在衬底上；以及页缓冲器，其中布置了第一页缓冲器和第二页缓冲器。存储单元阵列区域和第一页缓冲器之间的第一距离小于存储单元阵列区域和第二页缓冲器之间的第二距离。第一页缓冲器包括响应于第一控制信号驱动的第一晶体管。第二页缓冲器包括响应于与第一控制信号相对应的第二控制信号驱动的第二晶体管。相对于第一晶体管和第二晶体管的设计约束和工艺约束中的至少一个是不同的。
-
公开(公告)号：CN108694966A
公开(公告)日：2018-10-23
申请号：CN201810070942.5
申请日：2018-01-24
Applicant: 三星电子株式会社
IPC: G11C7/10
CPC classification number: G06F3/061 , G06F3/0659 , G06F3/0688 , G11C7/106 , G11C16/0483 , G11C16/26 , G11C16/32 , H01L21/265 , H01L27/0207 , H01L27/11573 , H01L27/11582 , G11C7/1057 , G11C7/1084
Abstract: 非易失性存储器件包括：存储单元阵列区域，其中存储单元竖直地堆叠在衬底上；以及页缓冲器，其中布置了第一页缓冲器和第二页缓冲器。存储单元阵列区域和第一页缓冲器之间的第一距离小于存储单元阵列区域和第二页缓冲器之间的第二距离。第一页缓冲器包括响应于第一控制信号驱动的第一晶体管。第二页缓冲器包括响应于与第一控制信号相对应的第二控制信号驱动的第二晶体管。相对于第一晶体管和第二晶体管的设计约束和工艺约束中的至少一个是不同的。
-
公开(公告)号：CN109378315B
公开(公告)日：2024-02-02
申请号：CN201810596910.9
申请日：2018-06-11
Applicant: 三星电子株式会社
Abstract: 一种半导体存储器件包括单元阵列区域和外围电路区域。单元阵列区域包括电极结构和垂直结构，该电极结构包括顺序地堆叠在体导电层上的多个电极，该垂直结构穿透电极结构以便被连接到体导电层。外围电路区域包括体导电层上的剩余衬底。剩余衬底包括掩埋绝缘层、和被提供在掩埋绝缘层上并且是基本单晶的外围有源层。
-
Patent Agency Ranking
公开(公告)号：CN110364533A
公开(公告)日：2019-10-22
申请号：CN201910226096.6
申请日：2019-03-25
Applicant: 三星电子株式会社
IPC: H01L27/11524 , H01L27/11529 , H01L27/11548 , H01L27/11556 , H01L27/1157 , H01L27/11573 , H01L27/11582 , H01L21/768
Abstract: 提供了一种三维半导体装置。三维半导体装置包括位于下结构上的堆叠结构。堆叠结构包括层间绝缘层和栅电极。该装置还包括位于下结构上的沟道结构，并且沟道结构包括位于堆叠结构与下结构之间的水平部分。沟道结构还包括在竖直方向上延伸的多个竖直部分。该装置还包括位于下结构上的支撑图案。另外，该装置还包括具有下部分和上部分的栅极介电结构。
-
公开(公告)号：CN109378315A
公开(公告)日：2019-02-22
申请号：CN201810596910.9
申请日：2018-06-11
Applicant: 三星电子株式会社
IPC: H01L27/11556 , H01L27/11582 , H01L27/11526 , H01L27/11521 , H01L27/11568 , H01L27/11573
Abstract: 一种半导体存储器件包括单元阵列区域和外围电路区域。单元阵列区域包括电极结构和垂直结构，该电极结构包括顺序地堆叠在体导电层上的多个电极，该垂直结构穿透电极结构以便被连接到体导电层。外围电路区域包括体导电层上的剩余衬底。剩余衬底包括掩埋绝缘层、和被提供在掩埋绝缘层上并且是基本单晶的外围有源层。
-
公开(公告)号：CN1925119B
公开(公告)日：2010-12-08
申请号：CN200610126323.0
申请日：2006-08-30
Applicant: 三星电子株式会社
IPC: H01L21/336
CPC classification number: H01L29/785 , H01L21/28273 , H01L21/28282 , H01L21/84 , H01L27/10873 , H01L27/10879 , H01L27/1159 , H01L27/2436 , H01L29/66795
Abstract: 提供了制造半导体器件的方法，所述半导体器件所包括的鳍型FET结构提供主体偏压控制，表现出与SOI结构相关的某些特征优点，提供增大的工作电流和/或降低的接触电阻。所述的制造半导体器件的方法包括：在第一绝缘膜的突出部分的侧壁上形成绝缘分隔体；通过以绝缘分隔体作为蚀刻掩模去除半导体衬底的暴露区域而形成第二沟槽，并由此形成与第一绝缘膜接触并由其支撑的鳍。在形成鳍之后，形成填充第二沟槽并支撑所述鳍的第三绝缘膜。之后，去除第一绝缘膜的一部分，以开放鳍之间的空间，在所述空间内可以形成包括栅极电介质、栅电极和额外接触、绝缘和存储节点结构的额外结构。
-
公开(公告)号：CN118870816A
公开(公告)日：2024-10-29
申请号：CN202410409231.1
申请日：2024-04-07
Applicant: 三星电子株式会社
IPC: H10B41/27 , H10B41/35 , H10B41/50 , H10B43/27 , H10B43/35 , H10B43/50 , H10B43/40 , H10B41/41 , H10B12/00
Abstract: 提供了半导体装置和数据存储系统。半导体装置包括：第一半导体结构，其包括衬底、电路元件和电路互连线；和第二半导体结构，其在第一半导体结构上。第二半导体结构包括：板层；多个栅电极，其在第一方向上彼此间隔开并堆叠在板层上，栅电极包括下选择栅电极、存储器栅电极和上选择栅电极；沟道结构，其穿过下选择栅电极和存储器栅电极并在第一方向上延伸；立柱结构，其穿过上选择栅电极并连接到沟道结构；上栅极电介质层，其围绕立柱结构并在水平方向上凹陷到上选择栅电极中，上栅极电介质层在立柱结构中的每一个的外侧上；和上隔离区域，其在立柱结构之间，穿过上选择栅电极并在第二方向上延伸。立柱结构中的每一个包括上沟道层和上填充绝缘层。
-
公开(公告)号：CN111370417B
公开(公告)日：2024-07-19
申请号：CN201910954716.8
申请日：2019-10-09
Applicant: 三星电子株式会社
Abstract: 一种三维半导体存储器件包括：衬底，所述衬底包括单元阵列区域和连接区域，所述衬底包括形成在所述连接区域上的虚设沟槽；电极结构，所述电极结构位于所述衬底上并且包括在所述连接区域上具有阶梯结构竖直堆叠的电极；虚设绝缘结构，所述虚设绝缘结构设置在所述虚设沟槽中，所述虚设绝缘结构包括与所述衬底和所述电极结构间隔开的蚀刻停止图案；单元沟道结构，所述单元沟道结构设置在所述单元阵列区域上，并且穿过所述电极结构且与所述衬底接触；以及虚设沟道结构，所述虚设沟道结构设置在所述连接区域上，并且穿过所述电极结构和所述虚设绝缘结构的一部分且与所述蚀刻停止图案接触。
-
-
-
-
-
-
-
-
-
Search Results
14
records
(took 0.024 seconds)
