-
公开(公告)号：CN110556384B
公开(公告)日：2023-09-12
申请号：CN201910454994.7
申请日：2019-05-29
Applicant: 三星电子株式会社
Abstract: 提供了一种三维半导体存储器装置，该三维半导体存储器装置包括：基底；第一堆叠结构和第二堆叠结构，在基底上彼此相邻；第一共源极塞，位于第一堆叠结构与第二堆叠结构之间；第二共源极塞，位于第一堆叠结构与第二堆叠结构之间；以及竖直介电结构，位于第一共源极塞与第二共源极塞之间。第一堆叠结构和第二堆叠结构中的每个可以包括交替地堆叠在基底上的多个绝缘层和多个电极。第一共源极塞可以连接到基底。第二共源极塞可以与基底分隔开。
-
公开(公告)号：CN109378315B
公开(公告)日：2024-02-02
申请号：CN201810596910.9
申请日：2018-06-11
Applicant: 三星电子株式会社
Abstract: 一种半导体存储器件包括单元阵列区域和外围电路区域。单元阵列区域包括电极结构和垂直结构，该电极结构包括顺序地堆叠在体导电层上的多个电极，该垂直结构穿透电极结构以便被连接到体导电层。外围电路区域包括体导电层上的剩余衬底。剩余衬底包括掩埋绝缘层、和被提供在掩埋绝缘层上并且是基本单晶的外围有源层。
-
-
公开(公告)号：CN109378315A
公开(公告)日：2019-02-22
申请号：CN201810596910.9
申请日：2018-06-11
Applicant: 三星电子株式会社
IPC: H01L27/11556 , H01L27/11582 , H01L27/11526 , H01L27/11521 , H01L27/11568 , H01L27/11573
Abstract: 一种半导体存储器件包括单元阵列区域和外围电路区域。单元阵列区域包括电极结构和垂直结构，该电极结构包括顺序地堆叠在体导电层上的多个电极，该垂直结构穿透电极结构以便被连接到体导电层。外围电路区域包括体导电层上的剩余衬底。剩余衬底包括掩埋绝缘层、和被提供在掩埋绝缘层上并且是基本单晶的外围有源层。
-
公开(公告)号：CN115968204A
公开(公告)日：2023-04-14
申请号：CN202211212279.0
申请日：2022-09-30
Applicant: 三星电子株式会社
Abstract: 一种半导体存储器装置可包括：单元衬底，其包括单元阵列区和延伸区；单元衬底上的第一模制结构；第一模制结构上的第二模制结构；穿过单元阵列区上的第一模制结构和第二模制结构的沟道结构；以及穿过延伸区上的第一模制结构和第二模制结构的单元接触结构。第一模制结构和第二模制结构分别包括按次序堆叠在单元阵列区上并且在延伸区上按照台阶方式堆叠的第一栅电极和第二栅电极。单元接触结构包括连接至第一栅电极之一的下导电图案、连接至第二栅电极之一的上导电图案和将下导电图案与上导电图案分离的绝缘图案。
-
Patent Agency Ranking
-
公开(公告)号：CN111370417B
公开(公告)日：2024-07-19
申请号：CN201910954716.8
申请日：2019-10-09
Applicant: 三星电子株式会社
Abstract: 一种三维半导体存储器件包括：衬底，所述衬底包括单元阵列区域和连接区域，所述衬底包括形成在所述连接区域上的虚设沟槽；电极结构，所述电极结构位于所述衬底上并且包括在所述连接区域上具有阶梯结构竖直堆叠的电极；虚设绝缘结构，所述虚设绝缘结构设置在所述虚设沟槽中，所述虚设绝缘结构包括与所述衬底和所述电极结构间隔开的蚀刻停止图案；单元沟道结构，所述单元沟道结构设置在所述单元阵列区域上，并且穿过所述电极结构且与所述衬底接触；以及虚设沟道结构，所述虚设沟道结构设置在所述连接区域上，并且穿过所述电极结构和所述虚设绝缘结构的一部分且与所述蚀刻停止图案接触。
-
公开(公告)号：CN118265295A
公开(公告)日：2024-06-28
申请号：CN202311803388.4
申请日：2023-12-26
Applicant: 三星电子株式会社
IPC: H10B41/27 , H10B41/35 , H10B41/41 , H10B41/50 , H10B43/27 , H10B43/35 , H10B43/40 , H10B43/50 , H10B12/00
Abstract: 提供了一种半导体存储器装置和一种电子系统。该半导体存储器装置可以包括：单元衬底；包括堆叠在单元衬底上的栅电极的模制结构；穿过模制结构的沟道结构；以及切割栅电极中的一些的第一切割结构。第一切割结构可以包括具有在第一方向上延伸的线形形状的第一部分和具有在第二方向上延伸的线形形状的第二部分。第一部分和第二部分可以交替地连接以形成之字形形状。第一切割结构可以包括第一侧壁和与第一侧壁相对的第二侧壁。从第二部分连接到第一部分的第一侧壁的第一点和从第一部分连接到第二部分的第二侧壁的第二点可以在沟道结构中的对应沟道结构中。
-
公开(公告)号：CN111370417A
公开(公告)日：2020-07-03
申请号：CN201910954716.8
申请日：2019-10-09
Applicant: 三星电子株式会社
IPC: H01L27/11529 , H01L27/11531 , H01L27/11556 , H01L27/11573 , H01L27/11582
Abstract: 一种三维半导体存储器件包括：衬底，所述衬底包括单元阵列区域和连接区域，所述衬底包括形成在所述连接区域上的虚设沟槽；电极结构，所述电极结构位于所述衬底上并且包括在所述连接区域上具有阶梯结构竖直堆叠的电极；虚设绝缘结构，所述虚设绝缘结构设置在所述虚设沟槽中，所述虚设绝缘结构包括与所述衬底和所述电极结构间隔开的蚀刻停止图案；单元沟道结构，所述单元沟道结构设置在所述单元阵列区域上，并且穿过所述电极结构且与所述衬底接触；以及虚设沟道结构，所述虚设沟道结构设置在所述连接区域上，并且穿过所述电极结构和所述虚设绝缘结构的一部分且与所述蚀刻停止图案接触。
-
公开(公告)号：CN110556384A
公开(公告)日：2019-12-10
申请号：CN201910454994.7
申请日：2019-05-29
Applicant: 三星电子株式会社
IPC: H01L27/11529 , H01L27/11556 , H01L27/11573 , H01L27/11582
Abstract: 提供了一种三维半导体存储器装置，该三维半导体存储器装置包括：基底；第一堆叠结构和第二堆叠结构，在基底上彼此相邻；第一共源极塞，位于第一堆叠结构与第二堆叠结构之间；第二共源极塞，位于第一堆叠结构与第二堆叠结构之间；以及竖直介电结构，位于第一共源极塞与第二共源极塞之间。第一堆叠结构和第二堆叠结构中的每个可以包括交替地堆叠在基底上的多个绝缘层和多个电极。第一共源极塞可以连接到基底。第二共源极塞可以与基底分隔开。
-
-
-
-
-
-
-
-
-
Search Results
10
records
(took 0.03 seconds)
