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公开(公告)号：CN111106120B
公开(公告)日：2024-09-06
申请号：CN201910902588.2
申请日：2019-09-24
Applicant: 三星电子株式会社
Abstract: 提供了存储器件、垂直NAND闪速存储器件及固态硬盘。一种非易失性存储器件，包括半导体衬底，所述半导体衬底包括页面缓冲区域、存储单元阵列、位线、第一垂直导电路径和第二垂直导电路径。所述存储单元阵列形成在所述半导体衬底上方的存储单元区域中，并且包括存储单元。所述位线在所述存储单元阵列上方沿列方向延伸。每一条位线被切割成一个第一位线段和一个第二位线段。所述第一垂直导电路径沿垂直方向延伸并且穿透所述存储单元区域的列方向中心区域。所述第一垂直导电路径连接所述第一位线段和所述页面缓冲区域。所述第二垂直导电路径沿所述垂直方向延伸并且穿透所述列方向中心区域。所述第二垂直导电路径连接所述第二位线段和所述页面缓冲区域。
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公开(公告)号：CN118298880A
公开(公告)日：2024-07-05
申请号：CN202311509125.2
申请日：2023-11-14
Applicant: 三星电子株式会社
Abstract: 公开了一种包括存储器装置和存储器控制器的存储器系统。存储器装置包括被配置为通过第一输入/输出焊盘接收输入/输出信号的第一存储器芯片和具有通过映射连接而连接到第一输入/输出焊盘的第二输入/输出焊盘的第二存储器芯片的封装。存储器控制器被配置为向存储器装置提供输入/输出信号。由于映射连接，第二存储器芯片被配置为接收与存储器控制器提供给第一存储器芯片的输入/输出信号不同的输入/输出信号。第一和第二存储器芯片被配置为基于映射连接选择性地忽略由存储器控制器提供的输入/输出信号。
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公开(公告)号：CN109979944B
公开(公告)日：2024-05-14
申请号：CN201811540991.7
申请日：2018-12-17
Applicant: 三星电子株式会社
Abstract: 提供了一种非易失性存储器装置，所述非易失性存储器装置包括：多条栅极线，在第一方向上延伸且在第二方向上堆叠以形成存储器块，其中，第二方向垂直于第一方向；地址解码器，设置在多条栅极线的第一侧处以驱动多条栅极线；电压补偿线，在第一方向上基本平行于多条栅极线地延伸，并且在第二方向上与多条栅极线之中的目标栅极线叠置；上升竖直接触件，在第二方向上延伸以使地址解码器和电压补偿线的第一部分连接；导电路径，在第二方向上使电压补偿线的第一部分和第二部分与目标栅极线的近端部分和远端部分连接。
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公开(公告)号：CN111755452B
公开(公告)日：2024-03-12
申请号：CN202010074084.9
申请日：2020-01-22
Applicant: 三星电子株式会社
Abstract: 一种半导体存储器件包括：基板；在基板上方的第一字线，第一字线在第一方向上延伸；在基板上方的第一位线，第一位线在第二方向上延伸；第一存储单元，连接到第一字线和第一位线；第一导电材料，连接到第一字线并且在垂直于第一方向和第二方向的第三方向上从第一字线延伸；第二导电材料，连接到第一位线并且在第一位线上方，第二导电材料在第一方向上延伸；以及第三导电材料，连接到第二导电材料并且在第三方向上从第二导电材料延伸。
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Patent Agency Ranking
公开(公告)号：CN109755251B
公开(公告)日：2024-01-19
申请号：CN201811311686.0
申请日：2018-11-06
Applicant: 三星电子株式会社
Abstract: 一种非易失性存储器器件，包括：第一半导体层，所述第一半导体层包括上衬底和其中上衬底上的多个字线在第一方向上延伸并且多个位线在第二方向上延伸的存储器单元阵列。所述非易失性存储器器件包括在垂直于第一和第二方向的第三方向上位于第一半导体层下面的第二半导体层，所述第二半导体层包括下衬底和在下衬底上的并被配置为向上衬底输出偏置电压的衬底控制电路。所述第二半导体层被分成第一至第四区域，第一至第四区域中的每一个区域具有相同的面积，并且所述衬底控制电路在第三方向上与所述第一至第四区域的至少一部分重叠。
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公开(公告)号：CN112630629A
公开(公告)日：2021-04-09
申请号：CN202011008040.2
申请日：2020-09-23
Applicant: 三星电子株式会社
IPC: G01R31/317 , H01L23/544
Abstract: 一种半导体器件包括第一半导体芯片、第二半导体芯片、感测线和检测电路。第一半导体芯片包括位线、字线、电连接到位线的第一接合垫、电连接到字线的第二接合垫、以及电连接到位线和字线的存储单元。第二半导体芯片包括电连接到第一接合垫的第三接合垫、电连接到第二接合垫的第四接合垫以及输入/输出电路。输入/输出电路经由第三接合垫和第四接合垫将数据写到存储单元。感测线沿着第一半导体芯片和第二半导体芯片中的至少一个的边缘部分延伸。检测电路在第二半导体芯片中，并且可以使用感测线检测来自第一半导体芯片和第二半导体芯片中的至少一个的缺陷。
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公开(公告)号：CN110619913A
公开(公告)日：2019-12-27
申请号：CN201910509505.3
申请日：2019-06-13
Applicant: 三星电子株式会社
Abstract: 提供了其中具有增强的擦除控制电路的非易失性存储器器件。一种存储器器件包括在下层衬底上的非易失性存储器单元的垂直NAND串阵列。提供了一种擦除控制电路，其被配置为在擦除垂直NAND串阵列中的非易失性存储器单元的操作期间用具有不相等幅度的相应擦除电压驱动电耦合到非易失性存储器单元的垂直NAND串阵列的多条位线。这种擦除控制电路还可以被配置为在擦除垂直NAND串阵列中的非易失性存储器单元的操作期间用第一擦除电压驱动所述多条位线中的第一位线达第一持续时间，并且用第二擦除电压驱动所述多条位线中的第二位线达与所述第一持续时间不相等的第二持续时间。
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公开(公告)号：CN110491433A
公开(公告)日：2019-11-22
申请号：CN201910230420.1
申请日：2019-03-26
Applicant: 三星电子株式会社
Abstract: 提供了一种非易失性存储器和操作非易失性存储器装置的方法。该非易失性存储器装置包括多个单元串，并且每个单元串包括多个多层单元。将选择的字线的电压电平按次序改变为按次序具有多个读电压，以确定所述多个多层单元的阈值电压状态。与选择的字线的电压改变时间点同步地按次序改变邻近于选择的字线的邻近字线的电压。通过使选择的字线的电压改变与邻近字线的电压改变这二者在同一方向上同步，选择的字线的负载减小，并且非易失性存储器装置的操作速度增加。
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公开(公告)号：CN109754836A
公开(公告)日：2019-05-14
申请号：CN201811274793.0
申请日：2018-10-30
Applicant: 三星电子株式会社
Abstract: 一种三维(3D)非易失性存储器包括堆叠结构，该堆叠结构包括多个导电层，所述多个导电层与多个层间绝缘层交替并通过多个层间绝缘层彼此间隔开。堆叠结构包括第一单元区域、与第一单元区域间隔开的第二单元区域、以及在第一单元区域与第二单元区域之间的连接区域。连接区域包括第一台阶部分、第二台阶部分和连接部分，第一台阶部分接触第一单元区域并且具有在接近第二单元区域的方向上下降的阶梯形状，第二台阶部分接触第二单元区域并且具有在接近第一单元区域的方向上下降的阶梯形状，连接部分连接第一单元区域和第二单元区域。
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