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公开(公告)号：CN109754836B
公开(公告)日：2023-08-01
申请号：CN201811274793.0
申请日：2018-10-30
Applicant: 三星电子株式会社
Abstract: 一种三维(3D)非易失性存储器包括堆叠结构，该堆叠结构包括多个导电层，所述多个导电层与多个层间绝缘层交替并通过多个层间绝缘层彼此间隔开。堆叠结构包括第一单元区域、与第一单元区域间隔开的第二单元区域、以及在第一单元区域与第二单元区域之间的连接区域。连接区域包括第一台阶部分、第二台阶部分和连接部分，第一台阶部分接触第一单元区域并且具有在接近第二单元区域的方向上下降的阶梯形状，第二台阶部分接触第二单元区域并且具有在接近第一单元区域的方向上下降的阶梯形状，连接部分连接第一单元区域和第二单元区域。
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公开(公告)号：CN109712658B
公开(公告)日：2023-07-18
申请号：CN201811247747.1
申请日：2018-10-25
Applicant: 三星电子株式会社
Abstract: 一种半导体存储器包括在基板的第一区域中的第一存储单元阵列和在基板的第二区域中的第二存储单元阵列。第一存储单元阵列包括单元串，并且每个单元串包括在垂直于基板的方向上堆叠的非易失性存储单元。第二存储单元阵列包括易失性存储单元，并且每个易失性存储单元包括选择晶体管和电容器。电容器包括：至少一个接触，与选择晶体管电连接并具有与每个单元串的第一高度相对应的第二高度；以及至少一个第二接触，被供应有接地电压，具有对应于每个单元串的第一高度的第三高度，与所述至少一个第一接触相邻，并与所述至少一个第一接触电分离。
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公开(公告)号：CN115707253A
公开(公告)日：2023-02-17
申请号：CN202210910073.9
申请日：2022-07-29
Applicant: 三星电子株式会社
Abstract: 一种半导体装置包括：存储器单元阵列，其包括多个存储器块，所述多个存储器块中的每一个包括选择晶体管和存储器单元；通过晶体管，其被配置为向连接到所选存储器块的选择线提供选择信号；以及接地晶体管，其被配置为向连接到未选存储器块的选择线供应第一电压。接地晶体管包括至少一个公共栅极结构、至少一个公共有源区域和个体有源区域，并且公共栅极结构和公共有源区域中的每一个由接地晶体管当中的两个或更多个接地晶体管共享。公共栅极结构在公共有源区域和个体有源区域之间，并且包括在第一方向上延伸的第一区域和在与第一方向交叉的第二方向上延伸的第二区域。
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公开(公告)号：CN114639680A
公开(公告)日：2022-06-17
申请号：CN202111457906.2
申请日：2021-12-02
Applicant: 三星电子株式会社
IPC: H01L27/11529 , H01L27/11551 , H01L27/11573 , H01L27/11578 , G11C16/04
Abstract: 一种非易失性存储器器件，包括：外围逻辑结构，包括衬底上的外围电路；水平半导体层，沿外围逻辑结构的上表面延伸；堆叠结构，沿第一方向布置在水平半导体层上，并且包括沿垂直于衬底的方向交替堆叠的层间绝缘膜和导电膜；第一开口，设置在堆叠结构之间并包括在水平半导体层中以暴露外围逻辑结构的一部分；以及第二开口，从第一开口沿与第一方向不同的第二方向布置，包括在水平半导体层中，并且设置为与第一开口相邻。外围逻辑结构包括在平面视图中与第二开口重叠并控制多个堆叠结构的操作的控制晶体管。
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公开(公告)号：CN111799272A
公开(公告)日：2020-10-20
申请号：CN201911254549.2
申请日：2019-12-10
Applicant: 三星电子株式会社
IPC: H01L27/1157 , H01L27/11573 , H01L27/11575
Abstract: 一种非易失性存储器件包括：衬底；存储单元串，包括垂直沟道结构和存储单元；电压发生器，包括第一晶体管，并且被配置为向所述存储单元提供各种电压；和垂直电容器结构。所述垂直电容器结构包括：第一有源图案和第二有源图案，布置为在第一水平方向上彼此分开；第一栅极图案，位于所述第一有源图案和所述第二有源图案之间的沟道区上方；第一栅极绝缘膜，在垂直方向上位于所述第一栅极图案和所述衬底之间；和电容器电极，均在所述垂直方向上延伸。所述第一晶体管包括第二栅极图案和在所述垂直方向上位于所述第二栅极图案和所述衬底之间的第二栅极绝缘膜。所述第一栅极绝缘膜在所述垂直方向上的厚度大于所述第二栅极绝缘膜在所述垂直方向上的厚度。
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Patent Agency Ranking
公开(公告)号：CN109659306A
公开(公告)日：2019-04-19
申请号：CN201811183812.9
申请日：2018-10-11
Applicant: 三星电子株式会社
IPC: H01L27/11521 , H01L27/11526 , H01L27/11556 , H01L27/11568 , H01L27/11573 , H01L27/11582
CPC classification number: H01L27/11582 , G11C16/0466 , G11C16/0483 , G11C16/24 , H01L27/11565 , H01L27/1157 , H01L27/11556 , H01L27/11521 , H01L27/11526 , H01L27/11568 , H01L27/11573
Abstract: 本公开提供了竖直存储器装置和制造竖直存储器装置的方法，所述装置包括：单元阵列，其包括在第二方向上彼此间隔开的多个单元区，每个单元区包括规则排列的多个竖直沟道；在第二方向上延伸的位线，所述位线在与第二方向交叉的第一方向上彼此间隔开；以及位线接触部分，它们分别将竖直沟道与位线电连接，其中，每个单元区包括被构造为在第二方向上电隔离单元区的子隔离区，子隔离区在第一方向上延伸，在每个单元区中，竖直沟道根据在第二方向上与子隔离区相距的距离分为多类，并且位线接触部分被构造为将每条位线电连接至具有不同类型的至少两个竖直沟道。
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公开(公告)号：CN101740580A
公开(公告)日：2010-06-16
申请号：CN200910224510.6
申请日：2009-11-17
Applicant: 三星电子株式会社
IPC: H01L27/115 , H01L23/528 , H01L21/768
CPC classification number: H01L27/0203 , H01L27/11519 , H01L27/11526 , H01L27/11565 , H01L27/11573
Abstract: 本发明提供了一种半导体器件及半导体器件的布图方法。所提供的半导体器件包括：多个位线图案；多个焊盘图案，分别连接到多个位线图案；以及至少一个接触，形成在多个焊盘图案的每一个上，其中多个焊盘图案的节距大于多个位线图案的节距。位线图案可以采用双图案化技术(DPT)形成。
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公开(公告)号：CN118678668A
公开(公告)日：2024-09-20
申请号：CN202410264331.X
申请日：2024-03-08
Applicant: 三星电子株式会社
Abstract: 示例半导体装置包括：第一电极结构，其包括第一连接部和从第一连接部延伸的第一指状部；以及第二电极结构，其包括第二连接部和从第二连接部延伸并且与第一指状部交替布置的第二指状部。第一电极结构可以包括交替堆叠的第一线和第一接触件，第二电极结构可以包括交替堆叠的第二线和第二接触件，并且第一线和第二线以及第一接触件和第二接触件可以在多个水平之中的N个水平上以第一节距布置，并且在多个水平中的M个水平上以比第一节距大的第二节距布置，其中，N可以为3或更大，并且M可以小于N。
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公开(公告)号：CN118630011A
公开(公告)日：2024-09-10
申请号：CN202410239570.X
申请日：2024-03-04
Applicant: 三星电子株式会社
IPC: H01L27/06
Abstract: 一种存储器设备包括其中形成共源极线的堆叠结构，以及当在平面图中观察时与堆叠结构重叠并且包括被配置为使共源极线放电的共源极线驱动器的外围电路结构。共源极线驱动器包括第一共源极线驱动单元和第二共源极线驱动单元，第一共源极线驱动单元通过第一网络电连接到共源极线并且被配置为使共源极线放电，第二共源极线驱动单元通过不同于第一网络的第二网络电连接到共源极线并且被配置为使共源极线放电。第一共源极线驱动单元和第二共源极线驱动单元彼此独立地被控制。
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公开(公告)号：CN118284057A
公开(公告)日：2024-07-02
申请号：CN202311728771.8
申请日：2023-12-15
Applicant: 三星电子株式会社
Abstract: 一种非易失性存储器装置可包括存储器单元区域和在竖直方向上位于存储器单元区域下方的外围电路区域。存储器单元区域可包括在竖直方向上延伸的多个沟道结构、在多个沟道结构上方的第一金属层、在第一金属层上方的第一封盖层、在第一封盖层上方的第一上绝缘层、以及穿透第一封盖层的至少一个第一虚设接触件。第一金属层可包括多条位线和至少一条虚设位线。位线可分别连接到多个沟道结构。至少一个第一虚设接触件可在至少一条虚设位线上并且可为第一上绝缘层中的氢离子提供迁移路径。
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