公开(公告)号：CN109427800B

公开(公告)日：2024-05-24

申请号：CN201810933109.9

申请日：2018-08-16

Applicant: 三星电子株式会社

Inventor： 尹东吉 ,  金灿镐 ,  郭判硕 ,  全哄秀

IPC: H10B41/35 ,  H10B41/41 ,  H10B43/35 ,  H10B43/40 ,  H10B41/42

Abstract: 一种非易失性存储器件可以包括含外围区域的第一半导体层，外围区域包括在下基板上的一个或更多个外围晶体管。非易失性存储器件还可以包括在外围区域上的第二半导体层，第二半导体层包括上基板，第二半导体层还包括在上基板上的存储单元阵列。上基板可以包括在第一半导体层上的第一上基板、在第一上基板上的第一层和在第一层上的第二上基板。

公开(公告)号：CN109817629B

公开(公告)日：2023-07-18

申请号：CN201811311538.9

申请日：2018-11-06

Applicant: 三星电子株式会社

Inventor： 金灿镐 ,  郭判硕 ,  金采勋 ,  全哄秀 ,  朴曾焕 ,  任琫淳

IPC: H10B41/20

Abstract: 一种非易失性存储器件的页缓冲器的至少一个锁存器包括选择性地存储感测节点的电压的电容器。该电容器包括至少一个第一接触和至少一个第二接触，所述至少一个第一接触具有与每个单元串的第一高度对应的第二高度，地电压被供应到所述至少一个第二接触。所述至少一个第二接触具有与第一高度对应的第三高度，与所述至少一个第一接触相邻设置，并与所述至少一个第一接触电隔离。

公开(公告)号：CN112670292A

公开(公告)日：2021-04-16

申请号：CN202010755054.4

申请日：2020-07-30

Applicant: 三星电子株式会社

Inventor： 尹敬和 ,  金灿镐 ,  姜东求

IPC: H01L27/11563 ,  H01L27/11565 ,  H01L27/11573 ,  H01L27/11517 ,  H01L27/11521 ,  H01L27/11526

Abstract: 一种非易失性存储器件，包括：包括第一有源区的外围电路和包括外围电路上的第二有源区的存储块。存储块包括：包括成对的第一绝缘层和第一导电层的竖直结构、竖直结构上的第二绝缘层、第二绝缘层上彼此间隔开的第二导电层和第三导电层以及第一竖直沟道和第二竖直沟道。第二导电层和第三导电层与穿透竖直结构、第二有源区和第二绝缘层在第二导电层与第三导电层之间暴露的区域的第一贯通过孔连接。

公开(公告)号：CN101154446B

公开(公告)日：2012-05-02

申请号：CN200710153200.0

申请日：2007-09-29

Applicant: 三星电子株式会社

Inventor： 金灿镐

IPC: G11C16/02

CPC classification number: G11C8/10 ,  G11C16/0483 ,  G11C16/3418 ,  G11C16/3427

Abstract: NAND快闪阵列包括耦合到第一选择线的第一选择晶体管、耦合到第二选择线的第二选择晶体管、用于耦合到字线并且串联在第一和第二选择晶体管之间的存储单元、和与第一选择线电连接的跨接线。

公开(公告)号：CN112447759B

公开(公告)日：2025-03-07

申请号：CN202010643671.5

申请日：2020-07-06

Applicant: 三星电子株式会社

Inventor： 金灿镐 ,  尹敬和 ,  边大锡

IPC: H10B43/27 ,  G06F12/02 ,  G06F12/0882

Abstract: 一种非易失性存储器器件，包括：第一半导体层，具有阶梯区域和单元区域，单元区域具有形成在其中的存储单元阵列；以及第二半导体层，包括与所述存储单元阵列相连的页面缓冲器。第一半导体层包括：多条字线；接地选择线，在字线上的层中；公共源极线，在接地选择线上的层中；多个竖直传输晶体管，在阶梯区域中；以及多条驱动信号线，与公共源极线在同一层中。字线在阶梯区域中形成阶梯形状，并且每个竖直传输晶体管连接在字线中的相应字线与驱动信号线中的相应驱动信号线之间。

公开(公告)号：CN114551461A

公开(公告)日：2022-05-27

申请号：CN202110902059.X

申请日：2021-08-06

Applicant: 三星电子株式会社

Inventor： 朴珠用 ,  金灿镐 ,  郭判硕 ,  边大锡

IPC: H01L27/11548 ,  H01L27/11556 ,  H01L27/11575 ,  H01L27/11582 ,  H01L25/18 ,  H01L23/544 ,  H01L21/60

Abstract: 一种存储装置包括：存储芯片，所述存储芯片包括连接到第一字线和第一位线的存储单元阵列、分别连接到所述第一字线的第一字线接合焊盘以及分别连接到所述第一位线的第一位线接合焊盘；以及外围电路芯片，其中，所述外围电路芯片包括连接到第二字线和第二位线的测试单元阵列、分别连接到所述第一字线接合焊盘的第二字线接合焊盘、分别连接到所述第一位线接合焊盘的第二位线接合焊盘以及外围电路，所述外围电路连接到所述第二字线接合焊盘和所述第二字线，或所述第二位线接合焊盘和所述第二位线。

公开(公告)号：CN112767987A

公开(公告)日：2021-05-07

申请号：CN202010639768.9

申请日：2020-07-06

Applicant: 三星电子株式会社

Inventor： 金灿镐 ,  边大锡 ,  柳贤锡

IPC: G11C16/08 ,  G11C16/24 ,  G11C16/10 ,  G06F12/0882

Abstract: 提供了一种闪存装置和计算装置。所述闪存装置包括：第一垫；第二垫；第三垫；存储器单元阵列；行解码器块；缓冲器块，存储通过第一垫从外部半导体芯片接收的命令和地址，并且将地址提供到行解码器块；页缓冲器块，通过位线连接到存储器单元阵列，通过数据线连接到第三垫，并且通过数据线和第三垫与外部半导体芯片交换数据信号；以及控制逻辑块，从缓冲器块接收命令，通过第二垫从外部半导体芯片接收控制信号，并且基于接收的命令和接收的控制信号控制行解码器块和页缓冲器块。

公开(公告)号：CN112447759A

公开(公告)日：2021-03-05

申请号：CN202010643671.5

申请日：2020-07-06

Applicant: 三星电子株式会社

Inventor： 金灿镐 ,  尹敬和 ,  边大锡

IPC: H01L27/11582 ,  G06F12/02 ,  G06F12/0882

Abstract: 一种非易失性存储器器件，包括：第一半导体层，具有阶梯区域和单元区域，单元区域具有形成在其中的存储单元阵列；以及第二半导体层，包括与所述存储单元阵列相连的页面缓冲器。第一半导体层包括：多条字线；接地选择线，在字线上的层中；公共源极线，在接地选择线上的层中；多个竖直传输晶体管，在阶梯区域中；以及多条驱动信号线，与公共源极线在同一层中。字线在阶梯区域中形成阶梯形状，并且每个竖直传输晶体管连接在字线中的相应字线与驱动信号线中的相应驱动信号线之间。

公开(公告)号：CN112053722A

公开(公告)日：2020-12-08

申请号：CN202010063966.5

申请日：2020-01-20

Applicant: 三星电子株式会社

Inventor： 尹敬和 ,  金灿镐 ,  郭判硕

IPC: G11C16/08 ,  G11C16/24 ,  G11C5/06

Abstract: 提供了一种存储器装置，所述存储器装置包括：存储器单元阵列，设置在第一半导体层中，存储器单元阵列包括沿第一方向延伸并沿基本垂直于第一方向的第二方向堆叠的多条字线；以及多个传输晶体管，设置在第一半导体层中，其中，所述多个传输晶体管中的第一传输晶体管设置在所述多条信号线中的第一信号线与所述多条字线中的第一字线之间，并且其中，所述多条信号线与共源极线布置在同一水平处。

公开(公告)号：CN109754836A

公开(公告)日：2019-05-14

申请号：CN201811274793.0

申请日：2018-10-30

Applicant: 三星电子株式会社

Inventor： 金灿镐 ,  任琫淳 ,  郭判硕 ,  全哄秀

IPC: G11C16/04 ,  G11C16/08

Abstract: 一种三维(3D)非易失性存储器包括堆叠结构，该堆叠结构包括多个导电层，所述多个导电层与多个层间绝缘层交替并通过多个层间绝缘层彼此间隔开。堆叠结构包括第一单元区域、与第一单元区域间隔开的第二单元区域、以及在第一单元区域与第二单元区域之间的连接区域。连接区域包括第一台阶部分、第二台阶部分和连接部分，第一台阶部分接触第一单元区域并且具有在接近第二单元区域的方向上下降的阶梯形状，第二台阶部分接触第二单元区域并且具有在接近第一单元区域的方向上下降的阶梯形状，连接部分连接第一单元区域和第二单元区域。