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公开(公告)号：CN114765048A
公开(公告)日：2022-07-19
申请号：CN202111476322.X
申请日：2021-12-06
Applicant: 三星电子株式会社
Abstract: 提供了非易失性存储器装置、控制器及其操作方法。所述控制器包括：非易失性存储器接口电路，连接到至少一个非易失性存储器装置，并且被配置为控制所述至少一个非易失性存储器装置；以及纠错电路，被配置为：根据从多个纠错解码等级之中选择的纠错解码等级，对从非易失性存储器接口电路接收的码字执行纠错操作，其中，非易失性存储器接口电路还被配置为：从所述至少一个非易失性存储器装置接收辅助信息，基于辅助信息预测存储器单元的分布，以及根据预测的分布从所述多个纠错解码等级之中选择纠错解码等级。
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公开(公告)号：CN110554836A
公开(公告)日：2019-12-10
申请号：CN201910047497.5
申请日：2019-01-18
Applicant: 三星电子株式会社
Abstract: 提供了一种非易失性存储器件及其操作方法。该非易失性存储器件包括：由第一串选择线和第一字线限定的第一子块；由不同于第一串选择线的第二串选择线和不同于第一字线的第二字线限定的第二子块；由第一串选择线和第二字线限定的第一空块；由第二串选择线和第一字线限定的第二空块。在第一子块中编程第一数据，在第二子块中编程第二数据，并且不在第一空块和第二空块中编程数据。
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公开(公告)号：CN108399931A
公开(公告)日：2018-08-14
申请号：CN201711282951.2
申请日：2017-12-07
Applicant: 三星电子株式会社
CPC classification number: G11C16/10 , G11C16/0483 , G11C16/08 , G11C16/24
Abstract: 提供了非易失性存储装置。所述非易失性存储装置包括：存储单元阵列，具有多个面；多个页缓冲器，布置为与多个面中的每个面对应；以及控制逻辑电路，被配置为向多个页缓冲器中的每个页缓冲器传输位线设定信号。多个页缓冲器中的每个包括被配置为响应于位线设定信号对感测节点和位线进行预充电的预充电电路以及被配置为响应于位线截止信号执行位线截止操作的截止电路。控制逻辑电路被配置为当位线设定信号的电平根据位线截止信号的梯度而改变时来控制转换时间，其中，位线截止信号从第一电平改变为第二电平。
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公开(公告)号：CN101150132B
公开(公告)日：2011-12-07
申请号：CN200710087961.0
申请日：2007-02-23
Applicant: 三星电子株式会社
IPC: H01L27/092 , H01L27/105 , H01L29/78
CPC classification number: H01L21/823842 , H01L21/823885 , H01L27/092 , H01L27/105 , H01L27/1052
Abstract: 本发明提供了一种半导体器件，其包括：NMOS垂直沟道晶体管，位于衬底上，并包括围绕垂直p沟道区的p+多晶硅栅电极；和PMOS垂直沟道晶体管，位于衬底上，并包括围绕垂直n沟道区的n+多晶硅栅电极。该NMOS和PMOS垂直沟道晶体管任选地在CMOS操作模式下可工作。
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公开(公告)号：CN101026004A
公开(公告)日：2007-08-29
申请号：CN200710005206.3
申请日：2007-02-07
Applicant: 三星电子株式会社
IPC: G11C11/401 , G11C11/408 , G11C11/4094
CPC classification number: G11C7/14 , G11C7/18 , G11C11/404 , G11C11/4097 , G11C11/4099 , G11C2211/4016
Abstract: 一种含无电容器的存储单元的半导体存储器件包含：存储单元阵列块，其中包括连接在第一位线与第一字线之间的第一存储单元和连接在第二位线与第二字线之间的第二存储单元；以及基准存储单元阵列块，其中包括连接在与第一位线相连的第一基准位线和第一基准字线之间的第一基准存储单元，以及连接在与第二位线相连的第二基准位线和第二基准字线之间的第二基准存储单元。当选择第一字线时，选择第二基准存储单元，而当选择第二字线时，选择第一基准存储单元。因而，每条位线都包含基准存储单元，并从基准存储单元中输出基准信号，以使数据在读操作期间被精确地读出。
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Patent Agency Ranking
公开(公告)号：CN112242164B
公开(公告)日：2024-11-01
申请号：CN202010180860.3
申请日：2020-03-16
Applicant: 三星电子株式会社
IPC: G11C13/00
Abstract: 提供一种电阻式存储器和操作存储器的方法。所述电阻式存储器包括：存储器单元阵列、写入/读取电路和控制电路。存储器单元阵列包括多个电阻式存储器单元，所述多个电阻式存储器单元结合到多条字线和多条位线。写入/读取电路通过行解码器和列解码器结合到存储器单元阵列，写入/读取电路执行将写入数据写入存储器单元阵列的目标页中的写入操作，并通过将从目标页读取的读取数据与写入数据进行比较来验证写入操作。控制电路控制行解码器、列解码器和写入/读取电路中的至少一个，以基于地址根据从接入点到存储器单元阵列中的选择的存储器单元的距离控制选择的存储器单元经受的电阻。
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公开(公告)号：CN110047548B
公开(公告)日：2024-07-23
申请号：CN201811590759.4
申请日：2018-12-20
Applicant: 三星电子株式会社
Abstract: 公开一种非易失性存储器装置及在其中执行擦除操作的方法。将擦除电压施加到选择的串组的沟道以仅擦除选择的串组。通过对单元串进行分组来减少擦除操作的单位容量，以减少用于存储元数据的备用块的大小和数量，从而减小非易失性存储器装置的大小。通过控制擦除一些单元串而不擦除其他单元串来延长非易失性存储器装置的寿命。在一些实施例中，用于擦除的单元串的控制包括允许一些控制线浮置。在一些实施例中，具有不同的阈值和适当施加的电压的地选择晶体管用于控制特定单元串的擦除。在一些实施例中，字线偏置被不同地施加到特定单元串的部分，以仅擦除特定单元串的部分。
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公开(公告)号：CN109841241B
公开(公告)日：2023-10-20
申请号：CN201811415432.3
申请日：2018-11-26
Applicant: 三星电子株式会社
IPC: G11C11/34 , G11C11/4067
Abstract: 一种非易失性存储装置，包括：第一半导体层，其包括字线、位线、彼此相邻的第一上基板和第二上基板、以及存储单元阵列，其中存储单元阵列包括在第一上基板上的第一垂直结构和在第二上基板上的第二垂直结构；以及在第一半导体层下方的第二半导体层，其中第二半导体层包括下基板，该下基板包括行解码器电路和页缓冲器电路，其中第一垂直结构包括第一通路区域，第一通孔通路提供在第一通路区域中，其中第一通孔通路穿过第一垂直结构并连接第一位线和第一页缓冲器电路，并且第二垂直结构包括第一部分块，其中第一部分块重叠第一通路区域。
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公开(公告)号：CN114764313A
公开(公告)日：2022-07-19
申请号：CN202210035693.2
申请日：2022-01-13
Applicant: 三星电子株式会社
Abstract: 公开了存储器控制器、存储器装置和存储装置。当从执行读取操作的存储器装置接收的读取数据中的错误无法被纠正时，存储器装置可以从存储器单元的阈值电压分布确定单元计数信息，并且可以基于单元计数信息确定检测情况。存储器控制器可以控制存储器装置使用考虑读取电压的与检测情况对应的偏移电压而确定的发展时间来执行读取操作。当读取数据中的错误被成功地纠正时，存储器控制器可以使用通过将单元计数信息输入到机器学习模型而获得的动态偏移电压来更新存储在存储器控制器中的表。
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公开(公告)号：CN114724607A
公开(公告)日：2022-07-08
申请号：CN202111192474.7
申请日：2021-10-13
Applicant: 三星电子株式会社
Abstract: 提供了一种操作非易失性存储器设备的方法。该方法包括：将设置在非易失性存储器设备中的多个存储器块中的存储器块划分为多个保留组；生成包括与多个保留组对应的多个擦除编程间隔(EPI)值的时间差信息；生成包括与多个默认读取电压和多个纠正的读取电压之间的差对应的多个偏移值的偏移信息；基于偏移信息和时间差信息生成与读取地址对应的补偿的读取电压；和基于读取地址和补偿的读取电压执行读取操作以从非易失性存储器设备读取数据。
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