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公开(公告)号：CN102045068B
公开(公告)日：2014-01-29
申请号：CN201010237434.5
申请日：2010-07-23
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: G09G3/3688 , G09G2310/027 , G09G2320/02 , G09G2330/021
Abstract: 本发明提供一种数字模拟转换电路及数字模拟转换方法，该电路包括第一、第二数字模拟转换解码器以及缓冲器。第一数字模拟转换解码器，用以根据数字输入码的第一位数，输出具有第一电压电平的第一输出信号，而第一电压电平相应于多个第一输入端之一所接收的电压电平；第二数字模拟转换解码器，用以根据数字输入码中的第二位数，输出具有第二电压电平的第二输出信号，第二电压电平相应于多个第二输入端之一所接收的电压电平。缓冲器用以根据第一和第二输出信号的第一和第二电压电平，输出具有一电压电平的第三输出信号。本发明的优点是在维持LCD的解析度和亮度的情况下，减少将DAC解码器连接至共用DAC的导线数目。
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公开(公告)号：CN103226624A
公开(公告)日：2013-07-31
申请号：CN201210571197.5
申请日：2012-12-25
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5081 , G03F1/36 , G03F1/70
Abstract: 提供了一种用于检验在半导体器件布局中存在的可接受的器件特征密度和器件特征差异的方法。提供了用于将器件布局划分为多个窗口并且测量或者确定每个窗口内的器件特征密度的方法。器件布局包括各个器件区域并且该方法提供了将一个区域内的平均器件特征密度与周围区域或者其他区域内的平均器件特征密度进行比较并且还提供了确定器件特征密度的梯度。可以从特定器件区域至周围区域监控梯度。用于实施该方法的指令可以存储在计算机可读存储介质上并且通过处理器执行这些指令。本发明还提供了半导体器件特征密度梯度检验。
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公开(公告)号：CN102243837B
公开(公告)日：2013-06-05
申请号：CN201110125741.9
申请日：2011-05-12
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: G09G3/3688 , G09G2310/027
Abstract: 本发明揭露了一种驱动器、n位驱动器系统与运算放大器缓冲器。驱动器利用运算放大器的终端的选择性偏压，来减少运算放大器输出的偏移。每一运算放大器输入包含晶体管差动输入对，此晶体管差动输入对包含一NMOS晶体管和一PMOS晶体管。在输入电压范围的低端和高端处，这些晶体管是选择性的或分别的耦合至一标准输入或将启动的偏压，以有助于抵消偏差补偿(offset compensation)。对于介于电压范围低端和高端间的输入电压，这些晶体管是以传统方式加以偏压。
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公开(公告)号：CN102751967A
公开(公告)日：2012-10-24
申请号：CN201110424045.8
申请日：2011-12-13
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: H03K5/15066 , H03K5/133 , H03K2005/00058 , H03L7/06
Abstract: 一个实施例是集成电路。该集成电路包括时钟发生器和数据传输线。时钟发生器生成时钟信号。至少一些时钟信号与输入至时钟发生器中的输入时钟信号具有相位差，以及至少一些时钟信号具有相对于至少另一个时钟信号的不同相位差。至少部分地通过至少一个时钟信号来触发每条数据传输线。本发明还提供了一种多相时钟发生器和数据传输线。
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公开(公告)号：CN102682151A
公开(公告)日：2012-09-19
申请号：CN201210034332.2
申请日：2012-02-15
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5081 , G06F17/5022 , G06F17/5068 , G06F2217/02 , G06F2217/06
Abstract: 本发明公开了一种对微机电器件进行建模的系统和方法。一个实施例包括将微机电设计分成独立的区域，并且将该独立的区域分别进行建模。可以在独立的模型中使用参数化参数或者参数方程。上述独立的模型可以结合到MEMS器件模型中。可以对该MEMS器件模型进行测试和校准，然后，该MEMS器件可以用于对微机电器件的新设计进行建模。
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Patent Agency Ranking
公开(公告)号：CN102624377A
公开(公告)日：2012-08-01
申请号：CN201210008191.7
申请日：2012-01-10
Applicant: 台湾积体电路制造股份有限公司
IPC: H03K19/094
CPC classification number: H01L27/0207 , H01L23/4824 , H01L23/5286 , H01L23/5329 , H01L24/05 , H01L27/092 , H01L2224/04042 , H01L2224/05014 , H01L2924/01068 , H01L2924/10253 , H01L2924/13091 , H01L2924/00
Abstract: 一种用于半导体芯片的驱动器，该驱动器包括：具有第一端和第二端的漏极线、带有源极、栅极和漏极的n型晶体管和p型晶体管。p型晶体管的源极连接到正电源线，n型晶体管的源极连接到接地电源线。p型晶体管的栅极和n型晶体管的栅极分别连接到第一输入信号和第二输入信号。p型晶体管和n型晶体管的漏极连接到漏极线。p型晶体管和n型晶体管排列为使得极线的第一端和第二端之间的整个距离上，连接到漏极线的n型晶体管的数量与连接到漏极线的p型晶体管的数量的差小于2。
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公开(公告)号：CN101582866B
公开(公告)日：2012-06-13
申请号：CN200910132811.6
申请日：2009-04-20
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: H04L25/4908 , H04L25/4919
Abstract: 一种编码数据封包的方法及编码系统，该编码数据封包的方法包括提供一编码方法以将多个来源数据单元编码成多个编码数据单元，各所述编码数据单元较所述来源数据单元包含更多的位，其中所述来源数据单元中至少一来源数据单元对应至分别具有相反不均度的至少两个编码选择；为所述来源数据单元建立第一预看表；提供具有第一来源数据单元与第二来源数据单元的数据封包；将该第一来源数据单元编码以产生第一编码数据单元；按照该第一来源数据单元查询该第一预看表以决定该第一编码数据单元其平衡运行不均度的平衡能力；利用该第一编码数据单元的该平衡能力将该第二来源数据单元编码以产生第二编码数据单元。本发明可提高8b/10b的编码速度。
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公开(公告)号：CN119272699A
公开(公告)日：2025-01-07
申请号：CN202411144364.7
申请日：2024-08-20
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F30/392 , G06F30/394
Abstract: 本发明提供一种与模拟ECO流程相结合的集成电路的设计方法。一种实例性方法包括接收初始设计以及实行自动标记过程。自动标记过程包括：实行第一自动标记过程以利用对应于第一多个工程变更命令(ECO)胞元的第一计算机辅助设计(CAD)层环绕设计的第一多个有效胞元；实行增强型自动标记过程以利用对应于第二多个ECO胞元的第二CAD层覆盖设计的不规则形状；以及实行第二自动标记过程以利用对应于第三多个ECO胞元的第三CAD层来填充设计的空区域。所述方法更包括利用第一多个ECO胞元、第二多个ECO胞元及第三多个ECO胞元来填充设计。
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公开(公告)号：CN113053998B
公开(公告)日：2024-02-06
申请号：CN202011635105.6
申请日：2020-12-31
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/06 , H01L27/092 , H01L21/8238
Abstract: 一种用于偏置保护环结构的方法，包括将MOS晶体管的栅极偏置至第一偏置电压电平，将MOS晶体管的第一S/D区域和第二S/D区域偏置至电压域电压电平，将保护环结构的栅极偏置至第二偏置电压电平，以及将保护环结构的第一重掺杂区和第二重掺杂区偏置至电压域电压电平。第一S/D区域和第二S/D区域中的每一个都有第一掺杂类型，第一重掺杂区和第二重掺杂区中的每一个都有不同于第一掺杂类型的第二掺杂类型，以及第一S/D区域和第二S/D区域中的每一个以及第一重掺杂区和第二重掺杂区中的每一个都被定位在具有第二掺杂类型的衬底区域中。本申请的实施例还涉及集成电路器件及其形成方法。
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公开(公告)号：CN110957999B
公开(公告)日：2023-10-13
申请号：CN201910911710.2
申请日：2019-09-25
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本公开用于减少和消除反冲噪声的电路和方法。在一个实例中，公开一种用于比较器的电路。电路包括：第一晶体管组、第二晶体管组以及第一开关。第一晶体管组包括具有耦合到第一节点的漏极的第一晶体管以及具有耦合到第一节点的源极的第二晶体管。第一晶体管及第二晶体管的栅极一起耦合到比较器的第一输入端。第二晶体管组包括具有耦合到第二节点的漏极的第三晶体管，以及具有耦合到第二节点的源极的第四晶体管。第三晶体管及第四晶体管的栅极一起耦合到比较器的第二输入端。第一开关连接到第一节点及第二节点且在第一节点与第二节点之间。
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