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公开(公告)号：CN104599952A
公开(公告)日：2015-05-06
申请号：CN201510032621.2
申请日：2015-01-22
Applicant: 中国科学院半导体研究所
IPC: H01L21/02
CPC classification number: H01L21/3065
Abstract: 本发明公开了一种去除碳化硅等离子体刻蚀形成的刻蚀损伤层的方法，包括以下步骤：步骤1、在碳化硅晶体表面生长氮化铝掩膜层；步骤2、在氮化铝掩膜层上刻蚀形成刻蚀碳化硅晶体所需图形；步骤3、利用所述氮化铝掩膜层上的所述图形对所述碳化硅晶体进行刻蚀，形成沟槽结构；步骤4、在高温环境下，通入刻蚀气体，去除碳化硅晶体上形成的刻蚀损伤层；步骤5、在室温环境下，去除所述碳化硅晶体上的氮化铝掩膜层。在碳化硅沟槽器件制备过程中，采用此方法后，可以有效的去除等离子刻蚀的损伤层，提高碳化硅沟槽器件的可靠性。
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公开(公告)号：CN104538450A
公开(公告)日：2015-04-22
申请号：CN201410838171.1
申请日：2014-12-29
Applicant: 中国科学院半导体研究所
IPC: H01L29/78 , H01L29/10 , H01L29/06 , H01L21/336
CPC classification number: H01L29/7802 , H01L29/1033 , H01L29/66068
Abstract: 本发明公开了一种具有低特征导通电阻的SiC VDMOSFET结构及其制造方法，所述结构在N+衬底上形成有N-漂移区，在该N-漂移区的上方形成有P型基极区和JFET区，所述JFET区由所述P型基极区环绕；所述P型基极区的内部形成有P+区和N+区；所述JFET区上方形成有栅介质层；在所述栅介质层与所述P型基极区之间，围绕所述JFET区形成有N-导电沟道层。且在JFET区与N-漂移区连接处形成N电流扩散层，其宽度与N-漂移层宽度相同。本发明能够降低沟道电阻和漂移区电阻，从而降低VDMOSFET结构的导通电阻。
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公开(公告)号：CN103644999A
公开(公告)日：2014-03-19
申请号：CN201310706910.7
申请日：2013-12-19
Applicant: 中国科学院半导体研究所
Abstract: 本发明公开了一种低量程高灵敏度MEMS压力传感器，包括：背面具有凹腔的单晶硅层(1)；形成于该单晶硅层(1)背面凹腔中的多孔硅/硅复合膜结构(6)；形成于该单晶硅层(1)正面的多孔硅压敏电阻(7)；以及在该多孔硅压敏电阻(7)上淀积的作为金属互联的金属层(8)。本发明同时公开了一种制作低量程高灵敏度MEMS压力传感器的方法。由于多孔硅材料具有优越的压阻性能和机械性能，采用此结构的多孔硅MEMS压力传感器可以在保持线性度的同时提高灵敏度，同时通过灵活的结构设计可以实现在超低压力范围的应用。
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公开(公告)号：CN102496562B
公开(公告)日：2014-01-01
申请号：CN201110389683.0
申请日：2011-11-30
Applicant: 中国科学院半导体研究所
IPC: H01L21/02
Abstract: 本发明公开了一种将柔性薄膜材料粘附在玻璃基底上的方法，该方法包括：步骤1：清洗玻璃基底和柔性薄膜材料；步骤2：在该玻璃基底上滴加SU8光刻胶；步骤3：将该柔性薄膜材料的一侧接触该SU8光刻胶，并将该柔性薄膜材料从一侧到另外一侧赶平；步骤4：用一个平整面挤压该柔性薄膜材料，赶出多余的SU8光刻胶，并用丙酮擦除多余的SU8光刻胶；步骤5：用紫外光从玻璃基底背面曝光；步骤6：清洗并烘干。利用本发明，解决了在柔性薄膜材料表面进行微电子工艺加工的过程中，操作基底的平整度问题。
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公开(公告)号：CN102034929B
公开(公告)日：2012-07-04
申请号：CN201010520209.2
申请日：2010-10-20
Applicant: 中国科学院半导体研究所
IPC: H01L45/00
Abstract: 一种平面相变存储器的制备方法，包括：在衬底上依次生长一层电热绝缘材料层、相变材料层和基底材料层；去除基底材料层的四边，形成图形作为制备侧墙的基底；在该相变材料层的上面和基底材料层的表面及侧面淀积侧墙材料层；去除基底材料层上表面的和相变材料层表面的侧墙材料层，形成侧墙；去除基底材料层，只保留纳米尺寸的侧墙；去掉除了侧墙底部以外的所有相变材料；在该侧墙的一条边上搭上一条制作电极的金属层；在金属层上制备一层绝缘材料层；抛光表面直至磨到电热绝缘层上的金属表面，从而割断金属层形成中间夹有相变材料层的nano-gap电极；最后在nano-gap电极上淀积一层绝缘材料层，再在nano-gap电极两边的金属上开孔并引出电极，即形成平面相变存储器。
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Patent Agency Ranking
公开(公告)号：CN101814579B
公开(公告)日：2012-01-11
申请号：CN201010139053.3
申请日：2010-03-31
Applicant: 中国科学院半导体研究所
IPC: H01L45/00 , H01L21/768
Abstract: 一种高密度相变存储器的制备方法，包括：在衬底上淀积一层金属层；在金属层上面淀积多周期的上电极层，该多周期的上电极层的每一周期包括：一层电热绝缘材料和在其表面淀积的金属材料，每生长一层金属材料后在其表面光刻一个凹槽；在多周期的上电极层上用薄膜淀积工艺淀积电热绝缘材料层，然后将表面平坦化；采用光刻方法和干法刻蚀的工艺在电热绝缘材料层的上面制备插塞小孔，该插塞小孔的宽度大于每一层金属材料上的凹槽的宽度；在插塞小孔的孔壁上的表面淀积一层相变材料，得到管状结构；采用化学气相淀积工艺，在相变材料上再淀积一层金属材料层，该金属材料层填满插塞小孔内；最后用化学机械抛光方法，去除插塞小孔表面上多余的金属材料层和相变材料，抛光表面。
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公开(公告)号：CN101789492B
公开(公告)日：2011-12-07
申请号：CN201010115649.X
申请日：2010-03-01
Applicant: 中国科学院半导体研究所
IPC: H01L45/00
Abstract: 一种平面相变存储器的制备方法，包括如下步骤：在衬底上生长一层绝缘材料层和基底材料层；去除基底材料层的四边，形成侧墙的基底；在其表面及侧面淀积侧墙材料层；采用干法回刻形成侧墙；用湿法腐蚀去除基底材料层，只保留纳米尺寸的侧墙；在该侧墙材料层的一条边上搭上一条制作电极的金属层；在其表面制备一层绝缘材料层，将侧墙和金属层包裹在其中；抛光上表面的同时切断侧墙两旁的金属层的连接；化学机械抛光的截止面位于平面处的金属层的表面，即使得平面处的金属层全部露出；再在露出的纳米间距的金属电极上横跨上一条相变材料；最后在表面淀积一层绝缘材料，再在纳米间距的金属电极两边的金属层上开孔，并引出电极即可形成平面相变存储器。
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公开(公告)号：CN102034929A
公开(公告)日：2011-04-27
申请号：CN201010520209.2
申请日：2010-10-20
Applicant: 中国科学院半导体研究所
IPC: H01L45/00
Abstract: 一种平面相变存储器的制备方法，包括：在衬底上依次生长一层电热绝缘材料层、相变材料层和基底材料层；去除基底材料层的四边，形成图形作为制备侧墙的基底；在该相变材料层的上面和基底材料层的表面及侧面淀积侧墙材料层；去除基底材料层上表面的和相变材料层表面的侧墙材料层，形成侧墙；去除基底材料层，只保留纳米尺寸的侧墙；去掉除了侧墙底部以外的所有相变材料；在该侧墙的一条边上搭上一条制作电极的金属层；在金属层上制备一层绝缘材料层；抛光表面直至磨到电热绝缘层上的金属表面，从而割断金属层形成中间夹有相变材料层的nano-gap电极；最后在nano-gap电极上淀积一层绝缘材料层，再在nano-gap电极两边的金属上开孔并引出电极，即形成平面相变存储器。
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公开(公告)号：CN102005535A
公开(公告)日：2011-04-06
申请号：CN201010283557.2
申请日：2010-09-15
Applicant: 中国科学院半导体研究所
IPC: H01L45/00
Abstract: 一种平面相变存储器的制备方法，包括：在衬底上依次生长一层电热绝缘材料层，相变材料层和基底材料层；去除基底材料层的四边，形成基底；在相变材料层的上面和基底材料层的表面及侧面淀积侧墙材料层；去除基底材料层上表面的和相变材料层表面的侧墙材料层，在基底材料层的侧面将形成高和宽均为纳米尺寸的侧墙；去除基底材料层，只保留纳米尺寸的侧墙；去掉除了侧墙底部以外的所有相变材料，从而形成由侧墙和相变材料层构成的叠层侧墙；在该侧墙的一条边上搭上一条制作电极的金属层；去除侧墙以及侧墙表面上的金属层，从而形成中间夹有相变材料层的nano-gap电极；最后淀积一层绝缘材料，再在nano-gap电极两边的金属层上开孔并引出电极，完成平面相变存储器的制作。
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公开(公告)号：CN101997029A
公开(公告)日：2011-03-30
申请号：CN200910091632.2
申请日：2009-08-26
Applicant: 中国科学院半导体研究所
IPC: H01L29/778 , H01L21/335 , H01L21/78
Abstract: 一种高迁移率量子点场效应晶体管，包括：一衬底；一第一应力缓冲层制作在衬底上；一第二应力缓冲层制作在第一应力缓冲层上；一掺杂层制作在第二应力缓冲层上；一间隔层制作在掺杂层上；一沟道层制作在间隔层上；一下势垒层制作在沟道层上；一量子点层制作在下势垒层上；一上势垒层制作在量子点层上，该上势垒层上面的中间有一凹形台面，该凹形台面的一侧为源区，另一侧为漏区；两帽层，该两帽层分别制作在上势垒层两侧的源区和漏区上；一第一电极制作在一帽层的上面；一第二电极制作在另一帽层的上面；一第三电极制作在上势垒层上面的凹形台面上。
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