公开(公告)号：CN102420249A

公开(公告)日：2012-04-18

申请号：CN201110277860.6

申请日：2011-09-19

Applicant: 株式会社东芝

Inventor： 大田浩史 ,  角保人 ,  木村淑 ,  铃木纯二 ,  入船裕行 ,  斋藤涉 ,  小野升太郎

IPC: H01L29/78 ,  H01L29/06

CPC classification number: H01L29/78 ,  H01L29/0619 ,  H01L29/0634 ,  H01L29/0638 ,  H01L29/0878 ,  H01L29/1095 ,  H01L29/402 ,  H01L29/42356 ,  H01L29/42372 ,  H01L29/7811 ,  H01L29/7813

Abstract: 一种功率半导体装置，在第一导电型的第一半导体层(1)的第一表面上，相邻接地包括第一柱区域(6)、第二柱区域(10)、及第一导电型的外延层(3)。第一柱区域(6)具有交替配置的多个第二导电型的第一柱层(4)及多个第一导电型的第二柱层(5)，多个第二导电型的第一基极层(11)相隔开地连接在多个第一柱层(4)的各个之上。第二柱区域(10)相邻接地具有第二导电型的第三柱层(7)、第一导电型的第四柱层(8)、及第二导电型的第五柱层(9)。多个第二导电型的第二基极层(12)相隔开地连接在第三柱层及第五柱层的各个之上。多个源极层选择性地形成在多个第一基极层各自的表面。

公开(公告)号：CN102194883A

公开(公告)日：2011-09-21

申请号：CN201110071968.X

申请日：2011-03-18

Applicant: 株式会社东芝

Inventor： 小野升太郎 ,  斋藤涉 ,  薮崎宗久 ,  谷内俊治 ,  渡边美穗

IPC: H01L29/78 ,  H01L29/06 ,  H01L21/336

CPC classification number: H01L29/7802 ,  H01L29/0634 ,  H01L29/0878 ,  H01L29/1095 ,  H01L29/66712

Abstract: 本发明提供导通电阻低的半导体器件及其制造方法。该半导体器件具备：N型的第1半导体层(11)；杂质浓度低于第1半导体层的N型的第2半导体层(12)；在距离第2半导体层的表面为第1深度(X1)处具有比第2半导体层的表面正下方的杂质浓度高的第1峰值杂质浓度Np1的N型的第1埋入层(13)；与第1埋入层相邻，在距离第2半导体层的表面为与第1深度(X1)大致相等的第2深度(X2)处具有第2峰值杂质浓度(Np2)的P型第2埋入层(14)；重叠在第2埋入层(14)的上部的P型的基极层(15)；下表面位于距离第2半导体层的表面为比第1深度(X1)浅的第3深度(X3)处的N型的源极层(17)；隔着栅极绝缘膜(19)形成的栅电极(19)。

公开(公告)号：CN1329999C

公开(公告)日：2007-08-01

申请号：CN02148229.2

申请日：2002-06-11

Applicant: 株式会社东芝

Inventor： 斋藤涉 ,  大村一郎 ,  山口正一 ,  相田聪 ,  小野升太郎

IPC: H01L29/78 ,  H01L29/00 ,  H01L21/00

CPC classification number: H01L29/7811 ,  H01L21/26586 ,  H01L21/3247 ,  H01L29/0615 ,  H01L29/0619 ,  H01L29/0634 ,  H01L29/0653 ,  H01L29/0696 ,  H01L29/0878 ,  H01L29/1095 ,  H01L29/402 ,  H01L29/41741 ,  H01L29/66712 ,  H01L29/7802 ,  H01L29/7816 ,  H01L29/7824 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 一种半导体器件，第一漂移层(11)形成在漏极层(10)上，二者同为第一导电类型。第一导电类型的第二漂移层(19，33)和第二导电类型的RESURF层(18)形成在第一漂移层(11)上，在与深度方向正交的方向上周期配置。RESURF层(18)通过包含第二漂移层(19，33)和RESURF层(18)的pn结在第二漂移层(19，33)内形成耗尽层。第一漂移层(11)的杂质浓度与第二漂移层(19，33)的杂质浓度不同。基极层(12)选择地形成在第二漂移层(19，33)和RESURF层(18)的表面内。源极层(13)是第一导电类型，选择地形成在基极层(12)的表面内。形成源极来连接基极层(12)和源极层(13)的表面。栅极(15)经栅极绝缘膜(14)形成在位于源极层(13)和第二漂移层(19)之间的基极层(12)上。

公开(公告)号：CN1519954A

公开(公告)日：2004-08-11

申请号：CN200410003508.3

申请日：2004-02-02

Applicant: 株式会社东芝

Inventor： 川口雄介 ,  小野升太郎 ,  中川明夫

IPC: H01L29/78

CPC classification number: H01L29/7813 ,  H01L29/1095 ,  H01L29/402 ,  H01L29/407 ,  H01L29/41741

Abstract: 本发明提供元件特性指标Ron·Qgd值小的并且雪崩耐量大的沟槽栅极型功率MOSFET。与本发明相关的半导体器件，以与现有的普通沟槽栅极型功率MOSFET相同的节距形成多列条形沟槽，并且在每隔1列或者2列的沟槽内形成栅极电极，在其余的沟槽内形成源极电极。

公开(公告)号：CN105990437A

公开(公告)日：2016-10-05

申请号：CN201510553386.3

申请日：2015-09-02

Applicant: 株式会社东芝

Inventor： 泉泽优 ,  石桥弘 ,  大田浩史 ,  佐伯秀一 ,  奥畠隆嗣 ,  小野升太郎

IPC: H01L29/78 ,  H01L29/739 ,  H01L29/40

CPC classification number: H01L29/7395 ,  H01L29/0619 ,  H01L29/063 ,  H01L29/0638 ,  H01L29/083 ,  H01L29/1095 ,  H01L29/404 ,  H01L29/42356 ,  H01L29/7811 ,  H01L29/402

Abstract: 实施方式的半导体装置具有第1导电型的第1半导体区域、第2导电型的第2半导体区域、第1导电型的第3半导体区域、第1电极、第1绝缘层、及第2电极。第1半导体区域具有第1区域与第2区域。第2区域设置于第1区域的周围。第2半导体区域设置于第1半导体区域上。第3半导体区域设置于第1半导体区域上。第1电极设置于第3半导体区域上。第1电极与第3半导体区域电性连接。第1绝缘层设置于第1电极上。第2电极设置于第2半导体区域上。第2电极与第2半导体区域电性连接。第2电极的一部分位于第1绝缘层上。

公开(公告)号：CN105448994A

公开(公告)日：2016-03-30

申请号：CN201510095460.1

申请日：2015-03-03

Applicant: 株式会社东芝

Inventor： 大田浩史 ,  泉泽优 ,  小野升太郎 ,  山下浩明 ,  奥畠隆嗣

IPC: H01L29/78 ,  H01L29/06 ,  H01L29/739 ,  H01L21/336 ,  H01L21/331

CPC classification number: H01L29/0634 ,  H01L29/0692 ,  H01L29/1095 ,  H01L29/66348 ,  H01L29/66439 ,  H01L29/66712 ,  H01L29/66734 ,  H01L29/7397 ,  H01L29/7811 ,  H01L29/7813

Abstract: 本发明的实施方式提供一种可一面抑制导通电阻增加，一面提升雪崩耐量的半导体装置及其制造方法。实施方式的半导体装置包括：第1导电型的第1半导体区域、元件区域、包围元件区域的终端区域、及第2电极。元件区域包括：第2导电型的第2半导体区域、第2导电型的第3半导体区域、第1导电型的第4半导体区域、栅极电极、及第1电极。终端区域具有第2导电型的第5半导体区域、及第2导电型的第6半导体区域。第5半导体区域是设置在第1半导体区域内。第5半导体区域是在第2方向上设置有多个。第6半导体区域是设置在第1半导体区域与第5半导体区域之间。第6半导体区域的第2导电型的杂质浓度高于第5半导体区域的第2导电型的杂质浓度。

公开(公告)号：CN105321946A

公开(公告)日：2016-02-10

申请号：CN201510098177.4

申请日：2015-03-05

Applicant: 株式会社东芝

Inventor： 小野升太郎 ,  浦秀幸 ,  志村昌洋 ,  山下浩明

IPC: H01L27/105 ,  H01L29/36 ,  H01L29/423

Abstract: 实施方式的半导体装置包括第一半导体区域、多个第二半导体区域、多个第三半导体区域、多个第四半导体区域、第五半导体区域、以及栅极电极。第二半导体区域具有比第一半导体区域的第一导电型的杂质浓度高的第一导电型的杂质浓度。第三半导体区域包含第一部分、以及第二部分。第一部分设置在相邻的第二半导体区域之间。第一部分的第二导电型的杂质量比相邻的第二半导体区域所含有的第一导电型的杂质量大。第二部分设置在第一半导体区域中。第二部分的第二导电型的杂质量比相邻的第一半导体区域所含有的第一导电型的杂质量小。

公开(公告)号：CN103035641B

公开(公告)日：2015-11-11

申请号：CN201210313561.8

申请日：2012-08-29

Applicant: 株式会社东芝

Inventor： 斋藤涉 ,  小野升太郎 ,  仲敏行 ,  谷内俊治 ,  山下浩明

IPC: H01L27/06 ,  H01L29/78

CPC classification number: H01L27/0629 ,  H01L27/0727 ,  H01L29/0634 ,  H01L29/0878 ,  H01L29/1095 ,  H01L29/407 ,  H01L29/42372 ,  H01L29/7803 ,  H01L29/7804 ,  H01L29/7805 ,  H01L29/7806 ,  H01L29/7808 ,  H01L29/7813 ,  H01L29/7827 ,  H01L29/868 ,  H01L29/872

Abstract: 本发明提供一种半导体装置，具有场效应型晶体管、第5半导体层、第1二极管和第2二极管，该场效应型晶体管具有：半导体基板、设在所述半导体基板内的多个第2半导体层、以及设在所述第1半导体层的另一方的表面的第6半导体层，该第5半导体层设在所述半导体基板的一方的表面侧，该第1二极管与所述第5半导体层连接，该第2二极管以与所述第1二极管逆串联的方式连接。

公开(公告)号：CN102412298B

公开(公告)日：2015-02-25

申请号：CN201110277760.3

申请日：2011-09-19

Applicant: 株式会社东芝

Inventor： 小野升太郎 ,  斋藤涉 ,  谷内俊治 ,  渡边美穗 ,  山下浩明

IPC: H01L29/78 ,  H01L29/739 ,  H01L29/423 ,  H01L21/336 ,  H01L21/331

Abstract: 本发明提供半导体元件及该半导体元件的制造方法，该半导体元件包括：第二半导体层，包含在沿着第一半导体层的主面的方向上交替设置的第一导电型的第一柱及第二导电型的第二柱；第一控制电极，填埋在从第二半导体层的表面向第一半导体层的方向设置的沟槽的内部；及第二控制电极，设置在第二半导体层上，且与第一控制电极相连。在除由第二控制电极覆盖的部分以外的第二半导体层的表面，设置着第二导电型的第一半导体区域，在第一半导体区域的表面，选择性地设置着与由第二控制电极覆盖的第二半导体层的表面相隔开的第一导电型的第二半导体区域。此外，与第二半导体区域相邻接的第二导电型的第三半导体区域选择性地设置在第一半导体区域的表面。

公开(公告)号：CN102403315B

公开(公告)日：2014-06-25

申请号：CN201110066839.1

申请日：2011-03-18

Applicant: 株式会社东芝

Inventor： 斋藤涉 ,  小野升太郎 ,  谷内俊治 ,  渡边美穗 ,  山下浩明

IPC: H01L27/04

CPC classification number: H01L29/7839 ,  H01L29/0619 ,  H01L29/0623 ,  H01L29/0878 ,  H01L29/402 ,  H01L29/407 ,  H01L29/41741 ,  H01L29/41766 ,  H01L29/4236 ,  H01L29/42368 ,  H01L29/66727 ,  H01L29/66734 ,  H01L29/7806 ,  H01L29/7811 ,  H01L29/7813

Abstract: 本发明提供一种降低场效应型晶体管部的通态电阻并且抑制了肖特基势垒二极管部的漏泄电流的半导体装置。具备：第一导电型的第一半导体层；第二导电型的第二半导体层，设置在第一半导体层的上方；第一导电型的第三半导体层，设置在第二半导体层的上方；填充电极，隔着第一绝缘膜设置在第一沟槽内；控制电极，在第一沟槽内隔着第二绝缘膜设置在填充电极的上方；第二导电型的第四半导体层，连接于第二沟槽的下端，选择性地设置在第一半导体层内；第一主电极，与第一半导体层电连接；以及第二主电极，设置在第二沟槽内，与第二半导体层、第三半导体层、第四半导体层连接。填充电极与第二主电极或控制电极电连接，在第二沟槽的侧壁形成有由第二主电极和第一半导体层构成的肖特基结。