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公开(公告)号：CN104377232A
公开(公告)日：2015-02-25
申请号：CN201310542496.0
申请日：2013-11-05
Applicant: 台湾积体电路制造股份有限公司
Inventor： 让-皮埃尔·科林格 , 江国诚 , 郭大鹏 , 卡洛斯·H.·迪亚兹
CPC classification number: H01L29/7827 , B82Y10/00 , B82Y40/00 , H01L21/3086 , H01L21/32139 , H01L29/0657 , H01L29/0676 , H01L29/42392 , H01L29/66439 , H01L29/66666 , H01L29/775 , H01L29/06
Abstract: 本发明提供了一种半导体布置，包括衬底区和从衬底区凸起的第一半导体柱形件。半导体布置包括从衬底区凸起的第二半导体柱形件。第二半导体柱形件与第一半导体柱形件分离第一距离。第一距离介于约10nm至约30nm之间。本发明还提供了一种形成半导体布置的方法。
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公开(公告)号：CN104218083A
公开(公告)日：2014-12-17
申请号：CN201310381537.2
申请日：2013-08-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L21/336
CPC classification number: H01L29/7843 , H01L21/02142 , H01L21/02164 , H01L21/02236 , H01L21/02532 , H01L21/30604 , H01L21/324 , H01L29/0649 , H01L29/165 , H01L29/66439 , H01L29/66545 , H01L29/66795 , H01L29/775 , H01L29/7849 , H01L29/785
Abstract: 一种鳍式场效应晶体管（FinFET）包括位于衬底之上的半导体层，其中，半导体层形成FinFET的沟道。第一硅锗氧化物层位于衬底之上，其中，第一硅锗氧化物层具有第一锗百分比。第二硅锗氧化物层位于第一硅锗氧化物层之上。第二硅锗氧化物层具有高于第一锗百分比的第二锗百分比。栅极介电层位于半导体层的侧壁和顶面上。栅电极位于栅极介电层之上。本发明还提供了一种调整半导体器件中的应变。
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公开(公告)号：CN107039499B
公开(公告)日：2021-11-09
申请号：CN201610915622.6
申请日：2016-10-21
Applicant: 台湾积体电路制造股份有限公司
Inventor： 让-皮埃尔·科林格
IPC: H01L29/06 , H01L29/78 , H01L21/336
Abstract: 本发明提供了半导体结构及其形成方法。该半导体结构包括衬底和在衬底上方形成的纳米线结构。此外，该纳米线结构包括第一部分、第二部分和第三部分。该半导体结构还包括在纳米线结构的第三部分周围形成的栅极结构和在纳米线结构的第一部分中形成的源极区域。此外，纳米线结构中的耗尽区的长度长于栅极结构的长度并且没有与源极区域接触。
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公开(公告)号：CN109103084B
公开(公告)日：2021-03-23
申请号：CN201711283650.1
申请日：2017-12-07
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/28 , H01L29/423 , H01L21/336 , H01L29/78 , H01L29/06
Abstract: 在制造全环栅场效应晶体管的方法中，在衬底上方形成沟槽。将纳米管结构布置在沟槽中，每个纳米管结构包括碳纳米管(CNT)，碳纳米管具有包裹在CNT周围的栅极介电层和位于栅极介电层上方的栅电极层。在沟槽中形成锚定层。去除源极/漏极(S/D)区处的锚定层的部分。去除S/D区处的栅电极层和栅极介电层，从而暴露S/D区处的CNT的部分。在CNT的暴露部分上形成S/D电极层。去除栅极区处的锚定层的部分，从而暴露栅极结构的栅电极层的部分。在栅电极层的暴露部分上形成栅极接触层。本发明的实施例还涉及制造半导体器件的方法和半导体器件。
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公开(公告)号：CN109119414B
公开(公告)日：2020-12-01
申请号：CN201711292805.8
申请日：2017-12-08
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02 , H01L27/088 , H01L23/528 , H01L21/8234
Abstract: 本发明的实施例提供了一种用于制造具有无结半导体器件(JSD)的单片三维(3D)集成电路(IC)的方法及其所形成的集成电路。在半导体衬底上方形成第一层间介电(ILD)层，同时也在第一ILD层中形成交替堆叠的第一通孔和第一互连线。将第一掺杂型层和第二掺杂型层转移至第一ILD层的顶面。第一和第二掺杂型层是堆叠的并且是具有相反掺杂类型的半导体材料。图案化第一和第二掺杂型层以形成第一掺杂型线和位于第一掺杂型线上面的第二掺杂型线。形成跨越第一和第二掺杂型线的栅电极。栅电极以及第一和第二掺杂型线至少部分地限定JSD。
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Patent Agency Ranking
公开(公告)号：CN106206706B
公开(公告)日：2019-12-20
申请号：CN201510252854.3
申请日：2015-05-18
Applicant: 台湾积体电路制造股份有限公司
Inventor： 让-皮埃尔·科林格 , 卡洛斯·H.·迪亚兹
IPC: H01L29/775 , H01L29/165 , H01L21/335 , B82Y10/00
Abstract: 根据另一实施例，提供了形成晶体管的方法。该方法包括以下操作：提供衬底；在衬底上方提供源极；提供连接至源极的沟道；提供连接至沟道的漏极；提供邻近沟道的栅极绝缘体；提供邻近栅极绝缘体的栅极；在源极和栅极之间提供第一层间电介质；以及在漏极和栅极之间提供第二层间电介质，其中，形成的源极、漏极和沟道中的至少一个包括约20％至95％原子百分比的Sn。本发明涉及形成晶体管的方法。
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公开(公告)号：CN105609543B
公开(公告)日：2019-09-13
申请号：CN201510796896.3
申请日：2015-11-18
Applicant: 台湾积体电路制造股份有限公司
Abstract: 公开了一种半导体器件及其形成方法。半导体器件包括：衬底，第一和第二源极/漏极(S/D)区，第一和第二S/D区之间的沟道，接合沟道的栅极，和连接到第一S/D区的接触部件。接触部件包括第一和第二接触层。第一接触层具有共形截面轮廓并在其至少两个侧面上与第一S/D区接触。在实施例中，第一接触层与第一S/D区的三个或四个侧面直接接触，以增大接触面积。第一接触层包括半导体‑金属合金、III‑V族半导体和锗中的一种。本发明实施例涉及用于高度缩放的晶体管的接触件。
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公开(公告)号：CN105810681B
公开(公告)日：2019-01-11
申请号：CN201610018400.4
申请日：2016-01-12
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/092 , H01L27/12 , H01L29/423 , H01L29/08
Abstract: 本发明描述了堆叠器件和通过堆叠器件形成的电路。根据一些实施例，半导体柱从衬底垂直延伸。第一源极/漏极区域在半导体柱中。第一栅电极层横向环绕半导体柱并且垂直位于第一源极/漏极区域上方。第一栅极介电层夹置在第一栅电极层和半导体柱之间。第二源极/漏极区域在半导体柱中并且垂直位于第一栅电极层上方。第二源极/漏极区域连接至电源节点。第二栅电极层横向环绕半导体柱并且垂直位于第二源极/漏极区域上方。第二栅极介电层夹置在第二栅电极层和半导体柱之间。第三源极/漏极区域在半导体柱中并且垂直位于第二栅电极层上方。
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公开(公告)号：CN105322015B
公开(公告)日：2018-06-15
申请号：CN201510025708.7
申请日：2015-01-19
Applicant: 台湾积体电路制造股份有限公司
Inventor： 让-皮埃尔·科林格 , 郭大鹏 , 卡洛斯·H.·迪亚兹
IPC: H01L29/78 , H01L29/423 , H01L29/49 , H01L21/28 , H01L21/336
CPC classification number: H01L29/42392 , H01L21/26586 , H01L21/28088 , H01L21/28114 , H01L21/28273 , H01L27/1214 , H01L29/0676 , H01L29/42324 , H01L29/42376 , H01L29/4238 , H01L29/4958 , H01L29/4966 , H01L29/66742 , H01L29/66825 , H01L29/78642 , H01L29/788 , H01L29/7881 , H01L29/7889
Abstract: 一种装置包括具有沟道区的纳米线、围绕沟道区的下部的栅极结构，其中，栅极结构包括具有垂直部分和水平部分的第一介电层、位于第一介电层上方并且包括垂直部分和水平部分的第一功函金属层以及位于第一功函金属层上方的低电阻率金属层，其中，低电阻率金属层的边缘和第一功函金属层的垂直部分的边缘通过介电区分隔开，并且低电阻率金属层通过第一功函金属层的水平部分电连接至第一功函金属层的垂直部分。本发明涉及栅极结构及其制造方法。
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公开(公告)号：CN104143505B
公开(公告)日：2017-04-12
申请号：CN201310217498.2
申请日：2013-06-03
Applicant: 台湾积体电路制造股份有限公司
Inventor： 让-皮埃尔·科林格 , 江国诚 , 郭大鹏 , 卡洛斯·H.·迪亚兹
IPC: H01L21/28
CPC classification number: H01L29/4238 , H01L29/0676 , H01L29/42376 , H01L29/66439 , H01L29/66469 , H01L29/775 , H01L29/7827
Abstract: 本发明公开了垂直环绕结构及其制造方法的实施例。制造自对准的垂直环绕结构器件的方法实施例包括：环绕半导体柱从结构层伸出的暴露部分形成间隔件；在结构层的被保护部分和间隔件的第一部分上方形成光刻胶；蚀刻掉结构层设置在由间隔件和光刻胶共同限定的边界的外部的未被保护部分以形成具有底脚部分和非底脚部分的结构，底脚部分和非底脚部分共同环绕半导体柱；以及去除光刻胶和间隔件。本发明还提供了自对准环绕结构。
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