公开(公告)号：CN103390649B

公开(公告)日：2016-04-20

申请号：CN201310138551.X

申请日：2013-04-19

Applicant: 台湾积体电路制造股份有限公司

Inventor： 林俊铭 ,  吴伟成 ,  钟升镇 ,  杨宝如 ,  庄学理

IPC: H01L29/808 ,  H01L21/337

CPC classification number: H01L21/823842 ,  H01L21/823857

Abstract: 本发明描述的是一种在衬底的不同区域上具有五个栅极堆叠件的半导体器件及其制造方法。该器件包括半导体衬底和用于分隔衬底上的不同区域的隔离部件。不同的区域包括p型场效应晶体管(pFET)核心区域、输入/输出pFET(pFET IO)区域、P型场效应晶体管(pFET)核心区域、输入/输出nFET(nFET IO)区域以及高电阻器区域。本发明还提供了一种用于高k和金属栅极堆叠件的器件和方法。

公开(公告)号：CN102915919B

公开(公告)日：2015-05-13

申请号：CN201110399251.8

申请日：2011-12-01

Applicant: 台湾积体电路制造股份有限公司

Inventor： 庄学理 ,  朱鸣 ,  陈柏年 ,  杨宝如

IPC: H01L21/28 ,  H01L27/02 ,  G06F17/50

CPC classification number: H01L29/42376 ,  G06F17/5068 ,  G06F17/5072 ,  G06F17/5081 ,  H01L21/823437 ,  H01L27/0207 ,  H01L27/0218 ,  H01L27/088 ,  H01L29/4966 ,  H01L29/517 ,  H01L29/66545 ,  H01L29/785 ,  H01L2223/58

Abstract: 本发明公开一种设备以及制造和/或设计这种设备的方法，包括：第一栅极结构，具有宽度(W)和长度(L)；以及第二栅极结构，与第一栅极结构分离大于：的距离。第二栅极结构是第一栅极结构的下一个邻近栅极结构。还描述用于设计集成电路的方法和装置，其包括实现限定栅极结构的分离的设计规则。在实施例中，分离的距离被实施用于相对于基板上的其他栅极结构更大的栅极结构(例如，大于3μm2)。

公开(公告)号：CN102637685B

公开(公告)日：2015-02-18

申请号：CN201210020308.3

申请日：2012-01-19

Applicant: 台湾积体电路制造股份有限公司

Inventor： 庄学理 ,  杨宝如 ,  朱鸣 ,  林慧雯 ,  张立伟

IPC: H01L27/092 ,  H01L29/423 ,  H01L21/8238

CPC classification number: H01L21/823842 ,  H01L21/823871

Abstract: 本发明关于集成电路制造，更具体地说是关于金属栅极结构。CMOS半导体器件的示例性结构包括衬底，该衬底包括P-有源区域，N-有源区域，和插入所述P-有源区域和所述N-有源区域之间的隔离区域；在P-有源区域上方的P-金属栅电极，P-金属栅电极延伸到隔离区域的上方；和在N-有源区域上方具有第一宽度的N-金属栅电极，N-金属栅电极延伸到隔离区域的上方并且在隔离区域中具有与P-金属栅电极电接触的接触段，其中接触段具有比第一宽度大的第二宽度。

公开(公告)号：CN104022027A

公开(公告)日：2014-09-03

申请号：CN201310217777.9

申请日：2013-06-03

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈柏年 ,  黄昱方 ,  谢奇勋 ,  吴伟成 ,  杨宝如 ,  庄学理

IPC: H01L21/28 ,  H01L21/8234 ,  H01L29/423 ,  H01L27/088

CPC classification number: H01L27/088 ,  H01L21/28158 ,  H01L21/823462 ,  H01L21/82385 ,  H01L21/823857

Abstract: 本发明公开了一种具有多个不同器件栅极结构的集成电路和用于制造该电路的方法。形成该电路的示例性实施例包括：接收具有第一器件区、第二器件区和第三器件区的衬底。在第一器件区、第二器件区以及第三器件区中的每一个的至少一部分上方形成第一界面层。第一界面层被图案化，以在第三器件区内限定栅叠层。在第二器件区的至少一部分上方形成第二界面层。第二界面层被图案化，以在第二器件区内限定栅叠层。在第一器件区的至少一部分上方形成第三界面层。第三界面层在第一器件区内限定栅叠层。本发明还提供了结合有多种栅叠层组成的电路。

公开(公告)号：CN102347330B

公开(公告)日：2013-07-10

申请号：CN201110038174.3

申请日：2011-02-11

Applicant: 台湾积体电路制造股份有限公司

Inventor： 张立伟 ,  朱鸣 ,  林慧雯 ,  杨宝如 ,  庄学理

IPC: H01L27/092 ,  H01L21/8238 ,  H01L21/31

CPC classification number: H01L29/401 ,  H01L21/823425 ,  H01L21/823468 ,  H01L21/823814 ,  H01L21/823864 ,  H01L27/088

Abstract: 本发明公开了一种半导体元件及其制造方法，该半导体元件，包括：一基板，具有一第一有源区与一第二有源区；具有第一栅间距的多个第一栅电极，位于该第一有源区之上，其中每一第一栅电极具有一第一宽度；多个第一间隔物，邻近所述多个第一栅电极，其中每一第一间隔物具有一第三宽度；具有与所述多个第一栅电极的相同栅间距的多个第二栅电极，位于该第二有源区之上，其中每一第二栅电极具有大于该第一宽度的一第二宽度；以及多个第二间隔物，邻近所述多个第二栅电极，其中每一第二间隔物具有少于该第三宽度的一第四宽度。本发明的实施例可形成无孔洞的层间介电层，进而改善了元件表现。

公开(公告)号：CN103178012A

公开(公告)日：2013-06-26

申请号：CN201210115586.7

申请日：2012-04-18

Applicant: 台湾积体电路制造股份有限公司

Inventor： 钟升镇 ,  朱鸣 ,  庄学理 ,  杨宝如 ,  吴伟成 ,  梁家铭 ,  吴欣桦

IPC: H01L21/8238 ,  H01L27/092 ,  H01L29/78 ,  H01L29/49

CPC classification number: H01L21/28088 ,  H01L21/823807 ,  H01L21/823842 ,  H01L21/823857 ,  H01L29/4966 ,  H01L29/513 ,  H01L29/517 ,  H01L29/665 ,  H01L29/66545 ,  H01L29/6659 ,  H01L29/7833 ,  H01L29/7843 ,  H01L29/7848

Abstract: 一种方法包括形成PMOS器件。该方法包括：在半导体衬底的上方和PMOS区中形成栅极介电层；在栅极介电层的上方和PMOS区中形成第一含金属层；使用含氧工艺气体对PMOS区的第一含金属层实施处理；并且在第一含金属层的上方和PMOS区中形成第二含金属层。第二含金属层具有低于硅的带隙中心功函数的功函数。第一含金属层和第二含金属层形成PMOS器件的栅极。本发明还提供一种具有金属栅极的CMOS器件。

公开(公告)号：CN102163618B

公开(公告)日：2013-05-29

申请号：CN201010241552.3

申请日：2010-07-29

Applicant: 台湾积体电路制造股份有限公司

Inventor： 黄仁安 ,  杨宝如 ,  庄学理 ,  陈嘉仁

IPC: H01L29/78 ,  H01L29/40 ,  H01L21/28 ,  H01L21/314

CPC classification number: H01L29/401 ,  H01L21/823814 ,  H01L21/823864 ,  H01L29/6653 ,  H01L29/66545 ,  H01L29/6656

Abstract: 本发明有关一种场效应晶体管及间隙壁结构的制作方法，一场效应晶体管示范性的结构包括一基底；一位于基底上包括侧壁的栅极结构；一位于基底中栅极结构的一侧的硅化区，硅化区具有一最靠近栅极结构的内部边缘；一邻接栅极结构的侧壁的第一氧密封层；一邻接侧壁上第一氧密封层的含氧层，且含氧层还包括延伸至基底上方的部分；一第二氧密封层，邻接含氧层且延伸至基底上方的部分含氧层上方，其中第二氧密封层的外部边缘与硅化层的内部边缘偏移。本发明形成改善的元件和形成间隙壁的方法。

公开(公告)号：CN102790049A

公开(公告)日：2012-11-21

申请号：CN201110307144.8

申请日：2011-10-11

Applicant: 台湾积体电路制造股份有限公司

Inventor： 庄学理 ,  朱鸣 ,  张立伟 ,  杨宝如

IPC: H01L27/02 ,  H01L27/06 ,  H01L21/82

CPC classification number: H01L28/20 ,  H01L27/0629 ,  H01L27/0802

Abstract: 本发明的一个实施例包括一种形成集成电路的方法。提供了具有有源区域和无源区域的衬底。在无源区域中形成多个沟槽。每个沟槽的长度和宽度的均方根小于5μm。在衬底上方沉积隔离材料，从而填充多个沟槽。将隔离材料平坦化，从而形成多个隔离结构。分别在有源区域中的衬底上和多个隔离结构上形成多个硅栅极叠层和至少一个硅电阻器叠层。本发明还提供了具有硅电阻器的集成电路及其形成方法。

公开(公告)号：CN113284886B

公开(公告)日：2025-03-25

申请号：CN202110014641.2

申请日：2021-01-06

Applicant: 台湾积体电路制造股份有限公司

Inventor： 张永丰 ,  杨宝如 ,  张育荣 ,  李宗吉 ,  谢东衡 ,  许峻嘉

IPC: H10D89/10 ,  G06F30/392

Abstract: 集成芯片的有源器件区上的多段线的阵列延伸，以在相邻的隔离区域上形成伪器件结构。所得的伪器件结构是具有与有源器件区上的多段线的阵列相同的线宽度、线间距和节距的多段线的阵列。伪器件结构的多段线与有源器件区上的多段线在网格上。由于伪器件结构由与有源器件区上的多段线在网格上的多段线形成，所以伪器件结构可以比可能的情况更接近有源器件区。伪器件结构与有源器件区的所得接近度提高了抗凹陷性能，并且减小集成芯片上的空白空间。本发明的实施例涉及集成芯片及其设计和制造方法。

公开(公告)号：CN113297823B

公开(公告)日：2024-02-20

申请号：CN202110183791.6

申请日：2021-02-10

Applicant: 台湾积体电路制造股份有限公司

Inventor： 林俊言 ,  谢东衡 ,  杨宝如

IPC: G06F30/3947 ,  G06F30/398 ,  H01L21/8238 ,  H01L27/092

Abstract: 本公开涉及一种集成芯片、多重晶体管装置及其制造方法，制造方法包括：接收电路设计图的初始布局设计。初始布局设计包括设置于连续鳍片上的第一栅极电极、第二栅极电极及虚拟栅极电极。第一源极/漏极区域设置于第一栅极电极与虚拟栅极电极之间，而第二源极/漏极区域设置于第二栅极电极与虚拟栅极电极之间。上述方法还包括判断第一或第二源极/漏极区域中的至少一者是否对应电路设计图中的漏极，以及当第一或第二源极/漏极区域中的至少一者对应电路设计图中的漏极时，修改初始布局设计以增加与虚拟栅极电极有关的虚拟临界电压，以提供修改后布局设计。