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公开(公告)号：CN115268837A
公开(公告)日：2022-11-01
申请号：CN202210966710.4
申请日：2022-08-12
Applicant: 无锡江南计算技术研究所
IPC: G06F7/53 , G06F7/509 , G06F3/06 , G06F9/445 , G06F12/0877
Abstract: 本发明涉及累加器缓冲技术领域，具体为一种累加器缓冲的数据累加卸载系统及方法。一种累加器缓冲的数据累加卸载系统，包括一累加器缓冲控制逻辑和多个累加器缓冲模块；每一所述累加器缓冲模块均包括一控制寄存器，与所述累加器缓冲控制逻辑电性连接，用于接收并暂存所述累加器缓冲控制逻辑发出的控制信号；一数据累加卸载子模块，与所述控制寄存器电性连接，包括缓冲本体，用于按缓冲条目先后顺序缓存累加结果；结果处理单元，与所述缓冲本体电性连接。本发明的实施例中，累加器缓冲模块能够一边通过缓冲本体对累加结果进行缓存，一边通过结果处理单元对缓冲本体中已缓存的累加结果进行卸载，有效提高了累加器缓冲的工作效率。
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公开(公告)号：CN110661728B
公开(公告)日：2022-10-04
申请号：CN201910866274.1
申请日：2019-09-12
Applicant: 无锡江南计算技术研究所
IPC: H04L47/52 , H04L49/103 , H04L49/109 , H04L49/253
Abstract: 本发明提供多虚通道传输时共享与私有相结合的缓冲设计方法与装置，属于计算机体系结构与处理器微结构设计技术领域。该多虚通道传输时共享与私有相结合的缓冲设计方法与装置包括如下步骤：S1：发送器获取缓冲条目中的待发送网络包的类型、NO域的值和信用值，如果NO域的值为0和信用值为非0则将待发送网络包发送出去；S2：将与待发送网络包的同类型所有条目的NO域的值减1、将本地待发送网络包的信用值减1，将该网络包所在条目释放；S3：接收器判断私有缓冲区域是否存在空闲，如果有则接收器将待发送网络包存储在私有缓冲区域，如果没有则接收器将待发送网络包存储在共享缓冲区域。本发明灵活性较高。
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公开(公告)号：CN114036102A
公开(公告)日：2022-02-11
申请号：CN202111345367.3
申请日：2021-11-15
Applicant: 无锡江南计算技术研究所
IPC: G06F15/173 , G06Q20/40
Abstract: 本发明实施例提供一种支付撤销的多类型分布式管理方法及装置，所述方法包括：获取参与同步操作的处理器核，并确定处理器核中的管理者处理器核及参与者处理器核；并在管理者处理器核中设置与参与者处理器核相应的同步标记位；当接收到同步操作请求时，根据请求处理器核将管理者处理器核中的同步标记位标记为1，在接收到同步操作请求的完成信号时，清除同步标记位；接收到同步撤销请求时，检测请求处理器核对应的同步标记位为1，撤销请求处理器核对应的同步标记位。采用本方法能够支持阵列内同步操作及对应同步撤销操作的并发，发现存在未完成的同步时，可向管理者处理器核发送同步撤销请求，撤销未完成的同步操作，以便进行作业保留恢复流程。
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公开(公告)号：CN110704362B
公开(公告)日：2021-03-12
申请号：CN201910864444.2
申请日：2019-09-12
Applicant: 无锡江南计算技术研究所
IPC: G06F15/173
Abstract: 本发明提供一种处理器阵列局部存储混合管理技术，属于计算机体系结构和处理器微结构技术领域。该处理器阵列局部存储混合管理技术包括如下步骤：S1：将阵列处理器中每个核心的片上局部存储（LDM）被划分为第一类区域、第二类区域和第三类区域；S2：将第一类区域设定为用以保存本地私有数据、其具体编址仅对本核心的应用程序可见的私有存储空间；S3：将第二类区域设定为用以保存多个核心的共享数据、其具体编址对多个核心的应用程序可见的共享存储空间；S4：将第三类区域设定为用以映射到整个主存空间、采用Cache的方式管理以使本核心的应用程序对可Cache空间的访问可见的Cache存储空间。本发明针对应用特征进行灵活配置，高效发挥应用的实际运行性能。
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公开(公告)号：CN110688094B
公开(公告)日：2021-01-26
申请号：CN201910861698.9
申请日：2019-09-12
Applicant: 无锡江南计算技术研究所
IPC: G06F7/72
Abstract: 本发明属于计算机整数乘法校验设计技术领域，特别涉及一种基于并行压缩循环的余数运算电路及方法。包括多个输入端，分别用于输入多个同位宽的二进制数；模加法器，用于输出求余结果；一层或多层进位保留加法器组件，设置在多个输入端和模加法器之间；每一层进位保留加法器组件包括一个或者多个进位保留加法器；最上层的进位保留加法器的两个输出连接至模加法器的输入，其余每层进位保留加法器的和输出作为下层进位保留加法器的输入，其余每层进位保留加法器的进位输出向最左移动1位以后作为下层进位保留加法器的输入；同位宽的二进制数由整数拆分而成。仅在最后输出一级采用了模加法器，而中间级均采用进位保留加法器提高了电路的时序性能。
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Patent Agency Ranking
公开(公告)号：CN110704343B
公开(公告)日：2021-01-05
申请号：CN201910852824.4
申请日：2019-09-10
Applicant: 无锡江南计算技术研究所
IPC: G06F13/28
Abstract: 本发明提供面向众核处理器访存和片内通信的数据传输方法与装置，属于计算机体系结构与处理器微结构领域。该面向众核处理器访存和片内通信的数据传输方法与装置包括如下步骤：S1：通道指令缓冲单元获取1或多个源核心处理器发出的通道指令；S2：从通道指令缓冲单元内抽取DMA通道指令或者RMA通道指令；S3：从DMA通道指令中解析DMA微访问，并将DMA微访问发送至内存，从RMA通道指令中解析RMA微访问发送至目标核心处理器中；S4：获取内存返回的应答或者目标核心处理器返回的应答后发起回答字操作。本发明减少了硬件逻辑开销，实现高效的实现片内数据复用，提升众核处理器的计算能力。
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公开(公告)号：CN102880587B
公开(公告)日：2014-12-24
申请号：CN201210380598.2
申请日：2012-10-09
Applicant: 无锡江南计算技术研究所
Abstract: 一种基于嵌入式加速核心的独立显卡架构包括加速部件、互连总线和传输部件。显示控制器用于将显示存储器中像素数据输出至显示装置；图形处理器用于对图形类任务进行加速；视频加速器用于对视频和图像数据进行编解码操作。IO配置总线用于转发外部访问各部件的IO请求，以及对显示存储器数据的直接访问；数据传输总线用于转发各部件对主存储器数据的直接访问请求。接口转换器用于实现独立显卡内总线协议与独立显卡外系统接口的协议转换；直接存储访问控制器用于实现主存储器和显示存储器之间数据批量传输；存储控制器用于管理各部件对显示存储器数据的访问；路由部件分别用于将数据访问请求路由至所述显示存储器和所述主存储器。
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公开(公告)号：CN103377141A
公开(公告)日：2013-10-30
申请号：CN201210107339.2
申请日：2012-04-12
Applicant: 无锡江南计算技术研究所
IPC: G06F12/08
Abstract: 一种高速存储区的访问方法及访问装置，其中所述访问方法包括：在处理器核心请求访问主存时，基于所述Cache数据在主存首地址、Cache行数据量、Cache行条目总数和Cache行有效位判断请求主存地址是否命中Cache；若所述请求主存地址命中Cache，则基于所述Cache数据在局部存储器首地址确定与所述请求主存地址对应的局部存储器地址，并基于所述局部存储器地址加载Cache数据；若所述请求主存地址未命中Cache，则基于所述不命中入口跳转至不命中处理例程。本技术方案简化了高速存储区的逻辑设计开销，提高了处理器的易编程性和适应性。
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公开(公告)号：CN115373849A
公开(公告)日：2022-11-22
申请号：CN202211038180.3
申请日：2022-08-29
Applicant: 无锡江南计算技术研究所
Abstract: 本发明属于高性能微处理器领域，涉及一种支持脉动阵列高效计算的方法及系统。方法包括：S1将第一矩阵数据中的行数据在二维脉动阵列中以第一方向进行传输，以将第一矩阵数据中的各行数据预加载至二维脉动阵列中的各行运算CU中；S2按时钟将第二矩阵数据中带有使能更新信号的列数据以自上而下延迟依次增加的模式在二维脉动阵列中以第二方向进行传输，以将第二矩阵数据中的各列数据实时输入至二维脉动阵列中的相应运算CU中；本发明将第一矩阵数据中的各行数据预加载至二维脉动阵列中的各行运算CU中，其次，第二矩阵数据中带有使能更新信号，并根据所述使能更新信号直接提取预加载在CU单元中的所需数据。实现了第一矩阵数据加载的无缝切换与实时更新。
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公开(公告)号：CN115329263A
公开(公告)日：2022-11-11
申请号：CN202211045829.4
申请日：2022-08-30
Applicant: 无锡江南计算技术研究所
Abstract: 本发明涉及机器学习技术领域，具体涉及一种支持低开销北向数据加载的矩阵乘运算脉动阵列装置，脉动阵列装置包括n*n运算核心、北向数据加载器、西向数据整形与加载器和累加缓冲器，运算核心包括北向数据影子寄存器、忙碌锁存器、北向数据寄存器、累加数据寄存器、北向更新使能寄存器、西向数据寄存器、乘法器和加法器，北向数据加载器与第一行运算核心的北向数据影子寄存器及忙碌锁存器连接，设定节拍周期，每三个节拍向第一行运算核心的北向数据影子寄存器写入北向数据并置相应的忙碌锁存器为1，北向数据影子寄存器依次传递北向数据并在传递后复位忙碌锁存器。本发明的有益技术效果包括：实现北向数据的预加载，提高了矩阵乘法运算的效率。
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