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公开(公告)号：CN105389275B
公开(公告)日：2018-02-06
申请号：CN201510790581.8
申请日：2015-11-17
Applicant: 无锡江南计算技术研究所
IPC: G06F13/28 , G06F13/364 , G06F13/24
Abstract: 本发明提供了一种基于AMBA架构的虚拟PCIe‑PCI桥接系统，包括：配置读写模块、中断模块、IO请求模块、IO响应模块、DMA请求模块、DMA响应模块、AMBA路由表模块以及PCIe‑PCI桥接口模块。
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公开(公告)号：CN105471848A
公开(公告)日：2016-04-06
申请号：CN201510789678.7
申请日：2015-11-17
Applicant: 无锡江南计算技术研究所
IPC: H04L29/06
CPC classification number: H04L63/16 , H04L63/0236 , H04L63/0428
Abstract: 本发明提供了一种以太网控制器安全增强设计方法。在加解密模式下，使得以太网控制器执行下述操作：通过AMBA总线接口模块与外部主机系统进行控制流和数据流通信；通过DMA引擎模块分别实现发送和接收方向用于不同总线访问配置的数据的传输；通过协议过滤封装模块分别对发送和接收方向的以太网帧数据进行解析和过滤，将需要加解密的链路层或者网络层协议数据发往数据加解密模块，并对返回的数据重新封装；通过数据加解密模块采用硬件算法处理数据；通过MAC事务模块发送和接收数据缓冲；通过PHY接口模块与外部PHY芯片进行数据通信。
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公开(公告)号：CN115357854A
公开(公告)日：2022-11-18
申请号：CN202211045832.6
申请日：2022-08-30
Applicant: 无锡江南计算技术研究所
Abstract: 本发明涉及机器学习技术领域，具体涉及一种高效的矩阵乘运算加速装置及方法，包括矩阵乘法加速单元、北向数据加载器、西向数据整形与加载器、累加缓冲器、累加结果写回控制器和本地局部存储器，矩阵乘法加速单元包括呈二维脉动阵列排列的矩阵乘法加速核心，矩阵乘法加速单元通过北向数据加载器从本地局部存储器获取北向数据，西向数据整形与加载器从本地局部存储器获取西向数据并整形，矩阵乘法加速核心的运算单元进行乘加运算，乘加结果输入至累加缓冲器，全部运算结束后，累加结果写回本地局部存储器。本发明的有益技术性效果包括：北向数据可以预加载，掩盖延迟；2)固定北向数据，增加数据重用性；3)减少数据流动，降低功耗。
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公开(公告)号：CN105471848B
公开(公告)日：2018-07-03
申请号：CN201510789678.7
申请日：2015-11-17
Applicant: 无锡江南计算技术研究所
IPC: H04L29/06
Abstract: 本发明提供了一种以太网控制器安全增强设计方法。在加解密模式下，使得以太网控制器执行下述操作：通过AMBA总线接口模块与外部主机系统进行控制流和数据流通信；通过DMA引擎模块分别实现发送和接收方向用于不同总线访问配置的数据的传输；通过协议过滤封装模块分别对发送和接收方向的以太网帧数据进行解析和过滤，将需要加解密的链路层或者网络层协议数据发往数据加解密模块，并对返回的数据重新封装；通过数据加解密模块采用硬件算法处理数据；通过MAC事务模块发送和接收数据缓冲；通过PHY接口模块与外部PHY芯片进行数据通信。
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公开(公告)号：CN105354167B
公开(公告)日：2018-01-19
申请号：CN201510790131.9
申请日：2015-11-17
Applicant: 无锡江南计算技术研究所
IPC: G06F13/42
Abstract: 本发明提供了一种PCI桥次级总线复位的缓冲排空方法，包括：在PCI桥收到上层系统的PCI桥次级总线复位命令后，使得PCI桥次级总线端的所有逻辑复位，使得PCI桥的PCI配置寄存器中的三级总线寄存器不复位，而且使得该三级总线寄存器只接收系统上电复位控制，同时使得PCI桥的CPL请求接收缓冲只接收上电复位控制，并且使得PCI桥次级总线端的接收向量仲裁器在复位期间不仲裁任何请求。
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Patent Agency Ranking
公开(公告)号：CN105354167A
公开(公告)日：2016-02-24
申请号：CN201510790131.9
申请日：2015-11-17
Applicant: 无锡江南计算技术研究所
IPC: G06F13/42
CPC classification number: G06F13/4221 , G06F2213/0024
Abstract: 本发明提供了一种PCI桥次级总线复位的缓冲排空方法，包括：在PCI桥收到上层系统的PCI桥次级总线复位命令后，使得PCI桥次级总线端的所有逻辑复位，使得PCI桥的PCI配置寄存器中的三级总线寄存器不复位，而且使得该三级总线寄存器只接收系统上电复位控制，同时使得PCI桥的CPL请求接收缓冲只接收上电复位控制，并且使得PCI桥次级总线端的接收向量仲裁器在复位期间不仲裁任何请求。
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公开(公告)号：CN102857518A
公开(公告)日：2013-01-02
申请号：CN201210372405.9
申请日：2012-09-28
Applicant: 无锡江南计算技术研究所
Abstract: 本发明提供了一种PCIE设备之间的PIPE接口直接连接方法和系统。根据本发明的PCIE设备之间的PIPE接口直接连接方法包括：将第一PCIE设备和第二PCIE设备通过PIPE直连控制模块连接；其中所述第一PCIE设备和所述第二PCIE设备均通过除了与物理编码子层PCS和物理媒介适配层PMA的物理特性相关的三个信号之外的标准PIPE2.0协议来与所述PIPE直连控制模块进行信号连接。所述PIPE直连控制模块通过控制逻辑向所述第一PCIE设备和所述第二PCIE设备提供控制信号，所述控制信号与物理编码子层和物理媒介适配层给介质访问控制层的控制信号完全相同。
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公开(公告)号：CN110717311A
公开(公告)日：2020-01-21
申请号：CN201910857720.2
申请日：2019-09-11
Applicant: 无锡江南计算技术研究所
IPC: G06F30/398
Abstract: 一种FPGA内部访问系统、FPGA验证方法，属于大规模FPGA验证平台实现技术领域。系统包括外部控制器、FPGA芯片；FPGA芯片包括BSCAN单元、接口电路和用户逻辑电路；外部控制器通过JTAG接口与FPGA芯片中的BSCAN单元连接，BSCAN单元经接口电路连接用户逻辑电路。方法包括针对芯片内的多个逻辑模块，配置多个与逻辑模块相对应的FPGA芯片；当至少有两个模块为同一逻辑模块例化后的模块时，例化后的模块均采用同一种类的FPGA芯片；其中，FPGA芯片基于BSCAN单元通过JTAG接口与外部控制器连接；FPGA芯片内设置连接于BSCAN单元和用户逻辑电路之间的接口电路。本发明不占用通用IO管脚资源，只需非常简单的接口电路，就能实现对FPGA内部的访问，在FPGA验证平台调试和使用时，减少了芯片逻辑种类。
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公开(公告)号：CN105389276B
公开(公告)日：2018-02-06
申请号：CN201510790882.0
申请日：2015-11-17
Applicant: 无锡江南计算技术研究所
Abstract: 本发明提供了一种基于AMBA总线架构的LPC主机控制器装置，用于实现AMBA总线架构上的AHB和AXI总线与LPC总线之间的数据通信，包括：AHB总线、AXI总线、AHB从接口模块、AXI主接口模块、LPC总线接口模块、LPC主模块和DMA引擎模块；其中AHB总线接口和LPC总线接口之间实现了LPC 1.1总线协议中规定的输入输出、存储器、固件三种周期类型的数据传输，而AXI总线接口和LPC总线接口之间实现了LPC 1.1总线协议中规定的DMA周期类型的数据传输。
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公开(公告)号：CN105389276A
公开(公告)日：2016-03-09
申请号：CN201510790882.0
申请日：2015-11-17
Applicant: 无锡江南计算技术研究所
CPC classification number: G06F13/28 , G06F13/24 , G06F2213/0024
Abstract: 本发明提供了一种基于AMBA总线架构的LPC主机控制器装置，用于实现AMBA总线架构上的AHB和AXI总线与LPC总线之间的数据通信，包括：AHB总线、AXI总线、AHB从接口模块、AXI主接口模块、LPC总线接口模块、LPC主模块和DMA引擎模块；其中AHB总线接口和LPC总线接口之间实现了LPC 1.1总线协议中规定的输入输出、存储器、固件三种周期类型的数据传输，而AXI总线接口和LPC总线接口之间实现了LPC 1.1总线协议中规定的DMA周期类型的数据传输。
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