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公开(公告)号：CN115357215A
公开(公告)日：2022-11-18
申请号：CN202211055136.3
申请日：2022-08-30
Applicant: 无锡江南计算技术研究所
Abstract: 本发明涉及机器学习技术领域，具体涉及一种支持累加及卸载的矩阵乘运算脉动阵列系统，包括呈矩阵排列的运算核心、北向数据加载器、西向数据整形与加载器、累加缓冲器、累加结果写回控制器和本地局部存储器，累加缓冲器包括两个缓冲器，两个缓冲器交替工作于累加模式及卸载模式下，运算核心包括乘法器、加法器和累加数据寄存器，乘法器接收北向数据和西向数据，乘法器计算北向数据和西向数据的乘积，加法器与乘法器及累加数据寄存器连接，加法器计算乘法器输出值与累加数据寄存器值的和，并输出到南侧的运算核心的累加数据寄存器。本发明的有益技术效果包括：通过设置双缓冲器轮流工作在累加模式和卸载模式，进一步提高矩阵乘法运算的效率。
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公开(公告)号：CN115357213A
公开(公告)日：2022-11-18
申请号：CN202210998529.1
申请日：2022-08-19
Applicant: 无锡江南计算技术研究所
IPC: G06F7/498
Abstract: 本发明提供一种支持累加结果连续写入的累加器硬件实现方法及装置，属于高性能微处理器设计技术领域。该方法包括如下步骤：S1：基于本次累加结果对应的使能位在累加器中确定本次累加结果写入的起始条目；S2：从起始条目开始依序将本次累加结果写入累加器中；S3：获取本次累加结果写入的结束条目，基于结束条目获取本次的锁存条目；S4：锁存本次的锁存条目。本发明在编程时程序员可以基于使能位实现累加结果连续写入功能，就不必手动计算本次写入的累加器缓冲地址，因此可以降低编程的复杂性以及计算地址时出错的可能性，提高编程效率。
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公开(公告)号：CN110718263B
公开(公告)日：2021-08-10
申请号：CN201910846816.9
申请日：2019-09-09
Applicant: 无锡江南计算技术研究所
IPC: G11C29/56 , G11C29/44 , G06F11/263
Abstract: 芯片访存通路的高效分段测试系统、方法，计算机体系结构与处理器微结构设计技术领域。系统包括存储控制器和存储器；存储控制器在其内部设有测试存储器、微操作控制器、IO寄存器，测试存储器用于模拟存储器的读、写延迟行为。方法包括步骤S01,存储控制器发送维护访问请求或CPU访问请求给存储器，检测存储器的访存通路能正常访问，执行步骤S02,不能正常访问，执行步骤S03；步骤S02,存储控制器在测试模式下与测试存储器进行读写数据模式测试；步骤S03，IO寄存器触发微操作控制器工作，微操作控制器发送命令给存储器，用于测试并定位访存通路存在的问题。本发明便于定位芯片访存通路问题，加速芯片的访存通路调试过程，还可实现多种DDR4流程的调试工作。
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公开(公告)号：CN110688329B
公开(公告)日：2021-08-10
申请号：CN201910839658.4
申请日：2019-09-06
Applicant: 无锡江南计算技术研究所
IPC: G06F12/0875 , G06F9/30
Abstract: 本发明公开了一种可同时支持多套Cache数据私有段动态设置的方法，包括步骤S1、确定目标数据Cache中需要设置的n套私有段数据位置地址，为各个私有段数据设置相对应的n套第一私有段寄存器；S2、在目标数据Cache中分别设置与每套私有段数据相对应的第一比较器、第二比较器；S3、按一定规则对需要写入Cache中的数据行进行判断，来确定其是否具有“私有段标准”；S4、确认符合“私有段标准”后，在指令Cache中生成私有段设置指令；S5、设置指令发射规则判断器，对指令Cache内的指令执行情况进行判断；S6、确认在指令Cache内排列在私有段设置指令前的指令全部执行结束后，开始执行私有段设置指令，将需要写入Cache中的数据行写入与对应的私有段位置地址相联的数据Cache中。
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公开(公告)号：CN110716887A
公开(公告)日：2020-01-21
申请号：CN201910857256.7
申请日：2019-09-11
Applicant: 无锡江南计算技术研究所
IPC: G06F12/0877
Abstract: 本发明包括下述步骤：S1、确定需要目标主存的主存数据行的地址信息，该地址信息由写暗示指令携带；S2、通过CPU向目标Cache发出写暗示指令，所述写暗示指令生成写暗示标记，并且将要携带的目标主存的主存数据行地址映射为目标Cache中的缓存行；S3、判断映射的目标Cache中对应的缓存行是否访问命中；S4、确定映射的目标Cache中对应的缓存行命中，则判断缓存行是否有效；S5、确定缓存行有效时，则将该缓存行淘汰回主存；S6、设置缓存行有效，并结束处理，后续对写暗示装入的缓存行进行访问时，按照正常的高速缓存访问方式进行。本发明通过在硬件高速缓存中直接占用缓存行，而不读取并装入对应的主存行，显著降低缓存行第一次访问主存的延迟。
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Patent Agency Ranking
公开(公告)号：CN110688329A
公开(公告)日：2020-01-14
申请号：CN201910839658.4
申请日：2019-09-06
Applicant: 无锡江南计算技术研究所
IPC: G06F12/0875 , G06F9/30
Abstract: 本发明公开了一种可同时支持多套Cache数据私有段动态设置的方法，包括步骤S1、确定目标数据Cache中需要设置的n套私有段数据位置地址，为各个私有段数据设置相对应的n套第一私有段寄存器；S2、在目标数据Cache中分别设置与每套私有段数据相对应的第一比较器、第二比较器；S3、按一定规则对需要写入Cache中的数据行进行判断，来确定其是否具有“私有段标准”；S4、确认符合“私有段标准”后，在指令Cache中生成私有段设置指令；S5、设置指令发射规则判断器，对指令Cache内的指令执行情况进行判断；S6、确认在指令Cache内排列在私有段设置指令前的指令全部执行结束后，开始执行私有段设置指令，将需要写入Cache中的数据行写入与对应的私有段位置地址相联的数据Cache中。
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公开(公告)号：CN110691043B
公开(公告)日：2021-10-29
申请号：CN201910857257.1
申请日：2019-09-11
Applicant: 无锡江南计算技术研究所
IPC: H04L12/931 , H04L12/933 , H04L12/803 , H04L12/861 , H04L12/863
Abstract: 本发明提供一种支持多源多虚通道非连续传输的插花整理方法，涉及计算机设计技术领域，方法包括以下步骤：S1：目标节点对接收的微片进行解析，将不同微片发送到相应虚通道的接收队列；S2：每个虚通道的接收队列设置一组正在接收包的标记存储器，标记内容；S3：每个虚通道的接收队列中的每个条目均进行接收队列处理；S4：设置一个提交条目地址辅助队列，将各虚通道的报文各个微片的地址依次存入，根据辅助队列的输出依次读取相应的虚通道中的队列条目。本发明一种支持多源多虚通道非连续传输的插花整理方法支持多源多虚通道非连续传输的插花报文的接收和整理，提高了片上网络有效带宽，减少阻塞，减少片上网络死锁和负载不均衡现象。
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公开(公告)号：CN115328553A
公开(公告)日：2022-11-11
申请号：CN202211017025.3
申请日：2022-08-24
Applicant: 无锡江南计算技术研究所
IPC: G06F9/38
Abstract: 本发明公开了一种支持非线性函数扩展功能的并行查表方法及装置，涉及人工智能技术领域，包括：将非线性函数分割成若干区间，每个区间内函数值由线性函数表示，其中线性函数系数存放在查找表内，查找表位于局部存储内；进行多格式数据转换，根据函数种类指示符中的数据格式字段，针对输入源操作数的格式，进行展开并移位至预定小数点位置；获取上述数据放置规则，计算出并行查表的表内偏移地址；向量查询基地址和表内偏移地址相加，得到待访问元素的存放地址。本发明可以在普通单端口或双端口存储器上快速实现因变量到表内偏移的转化，并实现向量查表的方法，提升向量计算结构、通用寄存器等资源的利用率，从而优化流水线性能。
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公开(公告)号：CN115344823A
公开(公告)日：2022-11-15
申请号：CN202211017041.2
申请日：2022-08-24
Applicant: 无锡江南计算技术研究所
Abstract: 本发明公开了一种并行查找表实现具有饱和特性非线性函数求解的方法，涉及神经网络技术领域，包括将非线性函数分割成若干区间，每个区间内函数值由线性函数表示，其中线性函数系数存放在查找表内，查找表位于局部存储内，获得查找表的表内有符号偏移地址，计算出线性系数并写入查找表内；通过配置描述符实现非线性函数求解精度与求解范围的灵活可配，得到源操作数取值范围以及查找表深度；采用对源操作数范围进行平均分割的方法进行查找表地址转换，进行非线性函数求解。本发明以在兼顾资源消耗和计算速度情况下，进一步提高硬件求解非线性函数的精度，并且可以根据不同精度饱和函数进行求解运算。
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公开(公告)号：CN115328658A
公开(公告)日：2022-11-11
申请号：CN202211045594.9
申请日：2022-08-30
Applicant: 无锡江南计算技术研究所
IPC: G06F9/50
Abstract: 本发明公开了一种支持混合精度运算的数据访存方法及装置，涉及人工智能技术领域，包括：获取存储数据精度库和运算数据精度库，生成访存指令库；判断访存指令类型；为存储访存指令时，选取对应的访存指令，将与访存指令一起发来的待存储的运算数据转换成目标存储器的存储数据精度格式数据，送入至目标存储器进行存储；为运算访存指令时，选取对应的访存指令，将存储器发出的数据转换成目标运算程序的运算数据精度格式数据，送入至目标运算程序进行运行。本发明使用较小的处理代价，高效实现了统一数据存储格式的目的，且数据精度灵活可配，支持多种精度运算，另外在线的转置模式可以有效提高处理器性能。
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