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公开(公告)号：CN109427905B
公开(公告)日：2023-06-23
申请号：CN201810950395.X
申请日：2018-08-20
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L29/423 , H01L21/336
Abstract: 在方法中，形成其中第一半导体层和第二半导体层交替地堆叠的鳍结构。在鳍结构上方形成牺牲栅极结构。在未被牺牲栅极结构覆盖的鳍结构的源极/漏极区处蚀刻第一半导体层，从而形成暴露第二半导体层的第一源极/漏极间隔。在第一源极/漏极间隔处形成介电层，从而覆盖暴露的第二半导体层。蚀刻介电层和第二半导体层的部分，从而形成第二源极/漏极间隔。在第二源极/漏极间隔中形成源极/漏极外延层。至少一个第二半导体层与源极/漏极外延层接触，并且至少一个第二半导体层与源极/漏极外延层分离。本发明的实施例还涉及制造半导体器件的方法以及半导体器件。
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公开(公告)号：CN115877653A
公开(公告)日：2023-03-31
申请号：CN202210806502.8
申请日：2022-07-08
Applicant: 台湾积体电路制造股份有限公司
Abstract: 用于极紫外(EUV)反射掩模的薄膜，包括薄膜框架和附接至薄膜框架的主膜。主膜包括多个纳米管，每个纳米管包括单壁纳米管或同轴纳米管，并且单壁纳米管或同轴纳米管的最外纳米管为非碳基纳米管。本发明的实施例还提供了制造用于极紫外(EUV)反射掩模的薄膜的方法。
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公开(公告)号：CN115437207A
公开(公告)日：2022-12-06
申请号：CN202210492979.3
申请日：2022-05-07
Applicant: 台湾积体电路制造股份有限公司
Inventor： 赵子昂 , 郑兆钦 , 汪涵 , 李明洋 , 皮特纳·麦可·格列高里
Abstract: 用于EUV光掩模的薄膜包括第一层、第二层以及设置在第一层和第二层之间的主膜。主膜包括多个同轴纳米管，多个同轴纳米管的每个包括内管和围绕内管的一个或多个外管，并且内管和一个或多个外管中的两个由彼此不同的材料制成。本申请的实施例还涉及用于EUV反射掩模的薄膜及其制造方法。
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公开(公告)号：CN109786250B
公开(公告)日：2022-07-26
申请号：CN201810902002.8
申请日：2018-08-09
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/336 , H01L29/78 , H01L29/06
Abstract: 本公开的实施例涉及半导体装置与半导体装置的形成方法。半导体装置的形成方法包括：形成一鳍状结构，其具有交替堆叠的多个第一半导体层与多个第二半导体层；在鳍状结构上形成一牺牲栅极结构；非等向蚀刻该牺牲栅极结构未覆盖的该鳍状结构的一源极/漏极区，以形成一源极/漏极空间；在该源极/漏极空间中形成一源极/漏极外延层；移除牺牲栅极结构，以露出鳍状结构的一部分；自露出的该鳍状结构移除该第一半导体层；形成朝向该源极/漏极外延层的多个凹陷部；在这些凹陷部中形成多个内侧间隔物；以及形成一栅极介电层以覆盖这些内侧间隔物，并形成一栅极层以围绕第二半导体层，其中内侧间隔物与该栅极介电层隔离该栅极层与该源极/漏极外延层。
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公开(公告)号：CN114765133A
公开(公告)日：2022-07-19
申请号：CN202110744902.6
申请日：2021-07-01
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8238 , H01L27/092
Abstract: 半导体器件包括：半导体衬底；低k介电层，位于半导体衬底上方；隔离层，位于低k介电层上方；以及功函层，位于蚀刻停止层上方。功函层是n型功函层。器件还包括：低维半导体层，位于功函层的顶面和侧壁上；源极/漏极接触件，接触低维半导体层的相对端部；以及介电掺杂层，位于低维半导体层的沟道部分上方并且接触低维半导体层的沟道部分。介电掺杂层包括选自铝和铪的金属，并且低维半导体层的沟道部分还包括金属。本申请的实施例还涉及制造半导体器件的方法。
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Patent Agency Ranking
公开(公告)号：CN113497088A
公开(公告)日：2021-10-12
申请号：CN202110140986.2
申请日：2021-02-02
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/24
Abstract: 本发明的实施例涉及一种集成电路。该集成电路具有布置在衬底上方并分别包括多个相互堆叠的位线的多个位线堆叠件。数据存储结构位于多个位线堆叠件上方，选择器位于数据存储结构上方。字线位于选择器上方。该选择器配置为选择性地允许电流通过多个位线和字线之间。该多个位线堆叠件包括第一位线堆叠件、第二位线堆叠件和第三位线堆叠件。第一和第三位线堆叠件是离第二位线堆叠件的相对侧最近的位线堆叠件。第二位线堆叠件与第一位线堆叠件相隔第一距离并且进一步与第三位线堆叠件相隔第二距离，第二距离大于第一距离。本发明的实施例还涉及一种形成集成电路的方法。
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公开(公告)号：CN113380628A
公开(公告)日：2021-09-10
申请号：CN202110101700.X
申请日：2021-01-26
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一种方法，包括在衬底上方形成凸出的介电鳍；沿介电鳍的第一侧壁在该介电鳍的上表面形成沟道层，沟道层包括低维材料；在沟道层上方形成栅极结构；在栅极材料的相对侧形成金属源极/漏极区；在沟道层上方形成沟道增强层；以及在栅极结构、金属源极/漏极区及沟道增强层上方形成钝化层。本申请的实施例提供一种鳍式场效应晶体管器件及其形成方法。
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公开(公告)号：CN112306399A
公开(公告)日：2021-02-02
申请号：CN202010751000.0
申请日：2020-07-30
Applicant: 台湾积体电路制造股份有限公司
Abstract: 介绍了包括至少一个存储器单元的存储器器件。至少一个存储器单元中的每个耦合至位线和字线。至少一个存储器单元中的每个包括存储器元件和选择器元件，其中，存储器元件配置为存储至少一个存储器单元的数据。选择器元件串联耦合至存储器元件，并且配置为选择用于读取操作的存储器元件并且在读取操作中放大存储在存储器元件中的数据。本发明的实施例还涉及存储器单元、存储器器件及其使用方法。
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公开(公告)号：CN111863866A
公开(公告)日：2020-10-30
申请号：CN201911072850.1
申请日：2019-11-05
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本揭示内容的各个实施方式涉及包括清除层的电阻式随机存取记忆体(PRAM)装置。位元线覆盖半导体基板。数据储存层围绕位元线的外部侧壁和顶表面。字元线覆盖数据储存层。清除层介于字元线和位元线之间，使得清除层的底表面与位元线的底表面对准。清除层的侧向厚度小于清除层的垂直厚度。
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公开(公告)号：CN111128883A
公开(公告)日：2020-05-08
申请号：CN201910950373.8
申请日：2019-10-08
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234
Abstract: 揭示了一种半导体元件的制造方法。制造半导体元件的方法包括在基板上形成鳍结构以及在鳍结构的第一鳍部分上形成具有第一阈值电压的多晶硅栅极结构。方法进一步包括在鳍结构的第二鳍部分上形成具有第一类型导电性的掺杂剂的掺杂的鳍区域；用第二类型导电性的掺杂剂掺杂这些多晶硅栅极结构中的至少一者，使第一阈值电压调节为较大的第二阈值电压；以及使用具有小于第一及第二阈值电压的第三阈值电压的金属栅极结构替代与这些多晶硅栅极结构中的该至少一个多晶硅栅极结构邻近的这些多晶硅栅极结构中的至少两个多晶硅栅极结构。
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