公开(公告)号：CN108231894B

公开(公告)日：2020-10-30

申请号：CN201711215095.9

申请日：2017-11-28

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈奕升 ,  黄思维 ,  江宏礼 ,  吴政宪 ,  叶致锴

IPC: H01L29/78 ,  H01L29/10 ,  H01L21/336

Abstract: 半导体器件包括：沟道层，设置在衬底上方；源极/漏极区，设置在衬底上方；栅极介电层，设置在沟道层上并且包裹每个沟道层；以及栅电极，设置在栅极介电层上并且包裹每个沟道层。每个沟道层包括由核心区和一个或多个壳区制成的半导体线。核心区具有近似方形截面，并且一个或多个壳区的第一壳在核心区周围形成近似菱形截面的第一壳区，并且连接至与相邻的半导体线对应的邻近的第一壳区。本发明的实施例还涉及半导体器件的制造方法。

公开(公告)号：CN114512443A

公开(公告)日：2022-05-17

申请号：CN202210005216.1

申请日：2022-01-05

Applicant: 台湾积体电路制造股份有限公司

Inventor： 董彦佃 ,  黄思维 ,  萧智仁 ,  庄媖涓 ,  黄咏骞 ,  刘冠廷 ,  沈泽民 ,  吴忠纬 ,  吴志强

IPC: H01L21/8234 ,  H01L21/8238 ,  H01L29/423 ,  H01L29/40

Abstract: 一种半导体装置的制造方法，包括提供一种结构，此结构具有一基底和在前述基底上方的一通道层；在前述通道层上方形成一高介电常数栅极介质层；在前述高介电常数栅极介质层上形成一功函数金属层；在前述功函数金属层上形成一硅化物层；对此结构进行退火，使得与前述高介电常数栅极介电层相接的前述功函数金属层的第一部分可掺杂有来自前述硅化物层的硅元素；去除前述硅化物层；以及在前述功函数金属层的上方形成一块体金属层。

公开(公告)号：CN109427905B

公开(公告)日：2023-06-23

申请号：CN201810950395.X

申请日：2018-08-20

Applicant: 台湾积体电路制造股份有限公司

Inventor： 江宏礼 ,  郑兆钦 ,  陈志良 ,  陈自强 ,  郭大鹏 ,  杨玉麟 ,  陈奕升 ,  黄思维

IPC: H01L29/78 ,  H01L29/423 ,  H01L21/336

Abstract: 在方法中，形成其中第一半导体层和第二半导体层交替地堆叠的鳍结构。在鳍结构上方形成牺牲栅极结构。在未被牺牲栅极结构覆盖的鳍结构的源极/漏极区处蚀刻第一半导体层，从而形成暴露第二半导体层的第一源极/漏极间隔。在第一源极/漏极间隔处形成介电层，从而覆盖暴露的第二半导体层。蚀刻介电层和第二半导体层的部分，从而形成第二源极/漏极间隔。在第二源极/漏极间隔中形成源极/漏极外延层。至少一个第二半导体层与源极/漏极外延层接触，并且至少一个第二半导体层与源极/漏极外延层分离。本发明的实施例还涉及制造半导体器件的方法以及半导体器件。

公开(公告)号：CN108122774B

公开(公告)日：2020-09-18

申请号：CN201710950405.5

申请日：2017-10-13

Applicant: 台湾积体电路制造股份有限公司

Inventor： 江宏礼 ,  黄思维 ,  魏焕昇 ,  何炯煦 ,  叶致锴 ,  谢文兴 ,  吴忠政 ,  杨育佳

IPC: H01L21/336 ,  H01L29/78 ,  H01L29/06

Abstract: 半导体结构包括与多个第二半导体层交错的多个第一半导体层。第一半导体层和第二半导体层具有不同的材料组分。在最上第一半导体层上方形成伪栅极堆叠件。实施第一蚀刻工艺以去除未设置在伪栅极堆叠件下面的第二半导体层的部分，从而形成多个空隙。第一蚀刻工艺在第一半导体层和第二半导体层之间具有蚀刻选择性。之后，实施第二蚀刻工艺以扩大空隙。本发明的实施例还涉及用于全环栅半导体结构的阈值电压调整。

公开(公告)号：CN108231894A

公开(公告)日：2018-06-29

申请号：CN201711215095.9

申请日：2017-11-28

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈奕升 ,  黄思维 ,  江宏礼 ,  吴政宪 ,  叶致锴

IPC: H01L29/78 ,  H01L29/10 ,  H01L21/336

Abstract: 半导体器件包括：沟道层，设置在衬底上方；源极/漏极区，设置在衬底上方；栅极介电层，设置在沟道层上并且包裹每个沟道层；以及栅电极，设置在栅极介电层上并且包裹每个沟道层。每个沟道层包括由核心区和一个或多个壳区制成的半导体线。核心区具有近似方形截面，并且一个或多个壳区的第一壳在核心区周围形成近似菱形截面的第一壳区，并且连接至与相邻的半导体线对应的邻近的第一壳区。本发明的实施例还涉及半导体器件的制造方法。

公开(公告)号：CN109427905A

公开(公告)日：2019-03-05

申请号：CN201810950395.X

申请日：2018-08-20

Applicant: 台湾积体电路制造股份有限公司

Inventor： 江宏礼 ,  郑兆钦 ,  陈志良 ,  陈自强 ,  郭大鹏 ,  杨玉麟 ,  陈奕升 ,  黄思维

IPC: H01L29/78 ,  H01L29/423 ,  H01L21/336

Abstract: 在方法中，形成其中第一半导体层和第二半导体层交替地堆叠的鳍结构。在鳍结构上方形成牺牲栅极结构。在未被牺牲栅极结构覆盖的鳍结构的源极/漏极区处蚀刻第一半导体层，从而形成暴露第二半导体层的第一源极/漏极间隔。在第一源极/漏极间隔处形成介电层，从而覆盖暴露的第二半导体层。蚀刻介电层和第二半导体层的部分，从而形成第二源极/漏极间隔。在第二源极/漏极间隔中形成源极/漏极外延层。至少一个第二半导体层与源极/漏极外延层接触，并且至少一个第二半导体层与源极/漏极外延层分离。本发明的实施例还涉及制造半导体器件的方法以及半导体器件。

公开(公告)号：CN108122774A

公开(公告)日：2018-06-05

申请号：CN201710950405.5

申请日：2017-10-13

Applicant: 台湾积体电路制造股份有限公司

Inventor： 江宏礼 ,  黄思维 ,  魏焕昇 ,  何炯煦 ,  叶致锴 ,  谢文兴 ,  吴忠政 ,  杨育佳

IPC: H01L21/336 ,  H01L29/78 ,  H01L29/06

Abstract: 半导体结构包括与多个第二半导体层交错的多个第一半导体层。第一半导体层和第二半导体层具有不同的材料组分。在最上第一半导体层上方形成伪栅极堆叠件。实施第一蚀刻工艺以去除未设置在伪栅极堆叠件下面的第二半导体层的部分，从而形成多个空隙。第一蚀刻工艺在第一半导体层和第二半导体层之间具有蚀刻选择性。之后，实施第二蚀刻工艺以扩大空隙。本发明的实施例还涉及用于全环栅半导体结构的阈值电压调整。