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公开(公告)号：CN111630950B
公开(公告)日：2014-09-03
申请号：CN201110016355.6
申请日：2011-12-29
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06F30/00
Abstract: 本发明提出一种基于双立互锁电路和冗余结构的集成电路设计方法，该方法基于现有技术DICE原理、TMR原理和标准逻辑单元库的流程原理，将标准的逻辑单元库网表转化为DICE/TMR的网表，通过DICE库的建立、功能验证、对称数据库综合、对称数据库布局布线、基于对称库的带RC的网表、对称逻辑时序验证、物理验证检查、生成GDSII文件。本发明建立了故障注入模型，并进行SPICE仿真。采用本发明适用于抗辐照集成电路设计和平衡功耗逻辑等结构的集成电路设计，应用本发明抗SET/SEU效果良好。实际芯片的SET/SEU实验也证实了专利技术流程的可行性和效果的有效性。有效提高抗辐照芯片的性能，以及提高设计效率，减少和缩短研制周期。
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公开(公告)号：CN118538279A
公开(公告)日：2024-08-23
申请号：CN202310153287.0
申请日：2023-02-22
Applicant: 上海复旦微电子集团股份有限公司
Abstract: 一种ECC刷新回写加固方法及装置、介质、设备。所述方法包括：对第一BRAM进行双模冗余，得到与所述第一BRAM相同的第二BRAM；对所述第一输出数据进行第一ECC纠检错，得到第一译码纠错结果；对所述第二输出数据进行第二ECC纠检错，得到第二译码纠错结果；当基于所述第一译码纠错结果及所述第二译码纠错结果，确定所述第一输出数据及所述第二输出数据中至少一个发生错误时，选择所述第一输出数据及所述第二输出数据中发生错误最少的输出数据对应的译码纠正后数据，作为最终输出数据；基于所选择的输出数据，对所述第一BRAM及所述第二BRAM进行刷新回写。采用上述方案，可以提升加固效果。
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公开(公告)号：CN113764410B
公开(公告)日：2024-03-26
申请号：CN202010501168.6
申请日：2020-06-04
Applicant: 上海复旦微电子集团股份有限公司
IPC: H01L27/092 , H01L23/528 , H01L23/48 , H01L21/768
Abstract: 一种半导体单元器件，包括：电源区、PMOS管、NMOS管、接地区、输出端、金属连接层，金属连接层包括第一金属互连线及第二金属互连线，其中，PMOS管的源极与电源区耦接，栅极与第一金属互连线耦接；NMOS管的源极与接地区耦接，栅极与第一金属互连线耦接；输出端与第二金属互连线耦接；第一金属互连线上设置有可配置的第一通孔结构，以将第一金属互连线连接于选定的第一对象；第二金属互连线上设置有可配置的第二通孔结构，以将第二金属互连线连接于选定的第二对象，以使得第二对象与输出端导通。上述方案，在流片后需要更改半导体单元器件的输出逻辑时，无需进行ECO绕线，既可以实现半导体单元器件的输出逻辑的更改，故，可以降低ECO成本。
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公开(公告)号：CN114722771A
公开(公告)日：2022-07-08
申请号：CN202110015087.X
申请日：2021-01-06
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06F30/394 , G06F30/398
Abstract: 本发明实施例提供一种创建FPGA电路的时延表的方法、获取时延的方法及设备，FPGA电路包括多个Slice，时延表包括内部时延表，该方法包括：确定从多个Slice中每个Slice内部的输入引脚到其输出引脚的若干线路；基于若干线路分别计算出从输入引脚到输出引脚的内部时延；将每个Slice的若干线路分别对应的输入引脚、输出引脚和这二个引脚之间相应的内部时延保存于内部时延表中。本发明实施例的技术方案可以使得总时延的估计较为准确，从而使得基于该估计所设计或者优化的FPGA电路能够满足时序约束。
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公开(公告)号：CN114722763A
公开(公告)日：2022-07-08
申请号：CN202110015084.6
申请日：2021-01-06
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06F30/392 , G06F30/394
Abstract: 本发明实施例提供一种布局FPGA芯片内时钟线网的方法及设备，布局FPGA芯片内时钟线网的方法包括：步骤一，遍历每条全局时钟线各自驱动的所有时钟负载，并且将所有时钟负载各自位于的时钟区域相关的集合确定为该条全局时钟线的划分区域；步骤二，如果一个时钟区域存在时钟冲突，则缩小驱动该时钟区域的全局时钟线的划分区域以使其不包括该时钟区域；重复步骤二，直到所有的时钟区域都不存在时钟冲突。本发明实施例的技术方案可以缩小划分区域以使其不包括存在时钟冲突的时钟区域，从而在布局全局时钟线驱动的时钟负载时不违反时钟约束。
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Patent Agency Ranking
公开(公告)号：CN112241384B
公开(公告)日：2022-07-01
申请号：CN201910654694.3
申请日：2019-07-19
Applicant: 上海复旦微电子集团股份有限公司
Abstract: 本发明的一种通用的高速串行差分信号分路电路及方法，包含RX端和多个TX端，RX端的CDR电路包含第一PI模块；至少一个TX端设有与第一PI模块相同的第二PI模块；CDR电路跟踪外部信号频率信息并产生与锁相环输出时钟信号有频差的第一采样时钟且输出相位调整信息；相位调整信息直接反馈给第二PI模块，由锁相环输出时钟信号经第二PI模块而产生的第二时钟跟随第一采样时钟变化，第二时钟经过分频器分频后得到读时钟并传递给缓冲器；第一采样时钟经过串转并模块得到写时钟和写数据并传递给缓冲器；缓冲器输出读数据并经过并转串模块后得到串行数据发送出去。本发明的PCS部分仅有一个缓冲器，少了十几个并行时钟周期时延，时延低；电路结构设计简单；通用性好。
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公开(公告)号：CN114548010A
公开(公告)日：2022-05-27
申请号：CN202011304817.X
申请日：2020-11-19
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06F30/347 , G06F16/901
Abstract: 本发明提供一种基于时延数据库的快速FPGA时延评估方法，所述方法包含：获取单元间线网所覆盖线段的路径信息、所述线段的电阻电容信息；基于所述路径信息、电阻电容信息获取线网配置信息；获取线网两端的起点单元与终点单元的相对坐标(x,y)；根据所述线网配置信息、相对坐标建立若干个时延表，包含：时钟表、差分表、路径表、附加时延表、基本时延表、引脚表；根据线网类型、线网两端单元的相对坐标，通过查表计算得到线网两端的时延。本发明能够快速评估线网时延，评估结果准确可靠，且不需占用大量计算资源。
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公开(公告)号：CN114519320A
公开(公告)日：2022-05-20
申请号：CN202011296188.0
申请日：2020-11-18
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06F30/34
Abstract: 本发明的实施例提供一种查找表电路及其配置方法。该查找表电路包括二个第一地址输入端口、第二至第n+1地址输入端口、进位输入端口、进位输出端口、第一输出端口和第二输出端口、六个多路选择器、二个n输入查找表和二个加法器等。通过分别控制多路选择器的输出，该查找表电路可以选择性地应用为二个n输入查找表、一个n+1输入查找表、二位宽的算术进位逻辑模块以及一位宽的算术进位逻辑模块中的一者。
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公开(公告)号：CN114417764A
公开(公告)日：2022-04-29
申请号：CN202011177185.5
申请日：2020-10-28
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06F30/347 , G06F30/392 , G06F30/394
Abstract: 本发明实施例提供一种FPGA芯片布局的方法、装置及设备，该方法包括：获取时延查找表矩阵函数Id(x，y)，时延查找表矩阵函数Id(x，y)表示电路元素间时延关于电路元素间距离的函数关系，电路元素间时延包括源电路元素和终端电路元素的内部时延及其之间的基本时延，电路元素间距离包括x和y，其分别为终端电路元素的输入引脚j相对于源电路元素的输出引脚i在X和Y方向的距离；将时延查找表矩阵函数Id(x，y)转化为连续的矩阵函数；通过连续的矩阵函数获取连续的时延惩罚函数T(x，y)；基于时延惩罚函数T(x，y)计算电路元素之间的最短时延。本发明实施例的技术方案能够快速且准确地估计出电路中所有路径的时延，并且可以从时延出发，进一步提高布局的质量。
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公开(公告)号：CN113010749A
公开(公告)日：2021-06-22
申请号：CN201911320406.7
申请日：2019-12-19
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06F16/903
Abstract: 一种正则表达式匹配系统，包括：控制装置以及匹配装置，其中：所述匹配装置包括N个匹配单元，每一个匹配单元中存在一一对应的存储单元；所述控制装置，与所述匹配装置耦接，适于根据目标正则表达式，向所述匹配装置中的M个存储单元均写入一个字符；M为所述目标正则表达式的长度，且1≤M≤N；所述匹配装置，适于将所述M个存储单元中所存储的M个字符与待匹配的字符串进行一一比对，并输出相应的比较结果。上述方案能够减少正则表达式处理系统进行匹配时的所需使用的资源，提高运行效率。
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