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公开(公告)号：CN114417764B
公开(公告)日：2025-04-08
申请号：CN202011177185.5
申请日：2020-10-28
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06F30/347 , G06F30/392 , G06F30/394
Abstract: 本发明实施例提供一种FPGA芯片布局的方法、装置及设备，该方法包括：获取时延查找表矩阵函数Id(x，y)，时延查找表矩阵函数Id(x，y)表示电路元素间时延关于电路元素间距离的函数关系，电路元素间时延包括源电路元素和终端电路元素的内部时延及其之间的基本时延，电路元素间距离包括x和y，其分别为终端电路元素的输入引脚j相对于源电路元素的输出引脚i在X和Y方向的距离；将时延查找表矩阵函数Id(x，y)转化为连续的矩阵函数；通过连续的矩阵函数获取连续的时延惩罚函数T(x，y)；基于时延惩罚函数T(x，y)计算电路元素之间的最短时延。本发明实施例的技术方案能够快速且准确地估计出电路中所有路径的时延，并且可以从时延出发，进一步提高布局的质量。
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公开(公告)号：CN114065694B
公开(公告)日：2024-11-19
申请号：CN202010767908.0
申请日：2020-08-03
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06F30/3953 , G06F30/392 , G06F30/347
Abstract: 本发明公开了一种FPGA布线资源图压缩方法，通过对建图得到的初始的多层图DevGraph进行多次压缩操作，依次经过EquGraph、FanoutGraph、RouGraph图数据结构，直至单层二维图结构OneLayerGraph，最终将初始的多层图压缩得到单层二维图结构，再在该单层二维图结构上通过全局布线算法进行全局布线。本发明通过压缩布线资源图，减少问题规模，加速拥挤度评估并保证拥挤度评估的准确度。
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公开(公告)号：CN114492271A
公开(公告)日：2022-05-13
申请号：CN202011174203.4
申请日：2020-10-28
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06F30/343 , G06F30/347 , G06F30/327 , G06F30/331
Abstract: 本发明实施例提供一种时延数据库的创建方法、使用方法及设备，时延数据库的创建方法包括创建路径表，创建路径表包括：通过第一线段将第一逻辑重复单元的第一引脚连接到内部连线重复单元的集合；通过第二线段将集合连接到第二逻辑重复单元的第二引脚。本发明实施例的技术方案可以提高时延评估的计算速度和准确性，并且具有良好的扩展性。
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公开(公告)号：CN113139361A
公开(公告)日：2021-07-20
申请号：CN202010058580.5
申请日：2020-01-19
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06F30/392 , G06F30/34 , G06F30/367
Abstract: 一种用于2.5D封装FPGA的全局布局方法，通过一个线长估计函数定义线长约束条件，通过一个惩罚代价函数来约束超长线路SLL，通过一个时钟栅栏区域代价函数来处理时钟约束，通过一个基于3D泊松方程的三维模块分布成本函数来约束模块分布，将2.5D封装FPGA的全局布局方法表示为一个包含了线长估计函数、惩罚代价函数、时钟栅栏区域代价函数和三维模块分布成本函数的无约束优化问题，将无约束优化问题表述为具有线性约束的可分离优化问题，采用近端群域ADMM求解可分离优化问题，运用时钟约束合法化来进行详细布局，从而实现布局合法化。本发明加快了布局计算时间，在满足时钟约束和线长约束的基层上显著减少了超长线路，得到了更加有效的合法化布局结果。
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公开(公告)号：CN108287932A
公开(公告)日：2018-07-17
申请号：CN201710019566.2
申请日：2017-01-10
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06F17/50
Abstract: 一种基于解析方法的总体FPGA自动化布局方法，包含：S1将约束信息及电路网表信息通过映射打包输入；S2将用户约束的时延信息通过静态时延分析器输入；S3将各电路单元模块按照用户指定的物理约束自动布局在芯片物理设计中的对应位置，包括输入输出布局、全局时钟布局、初始布局、总体布局、合法化布局和详细布局；总体布局是根据电路单元模块的初始位置和电路拓扑连接，采用基于混合步长调整策略的共轭梯度法求解，针对不同级别的电路单元模块、布局状态，动态调整步长计算方式，分布电路单元模块；S4输出电路网表信息。本发明对芯片版图进行快速自动化布局，使线网的线长和时延满足用户约束；通过调整总体布局中步长优化策略，优化布局质量和速度。
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Patent Agency Ranking
公开(公告)号：CN107992635B
公开(公告)日：2021-05-28
申请号：CN201610949103.1
申请日：2016-10-26
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06F30/34 , G06F111/04
Abstract: 一种FPGA的装箱方法及设备。所述方法包括：当接收到网表文件时，依据物理单元的设计规则，对所述网表文件进行修改；按照第一装箱规则，对修改后的网表文件中的各个逻辑单元进行装箱，得到多个物理单元；重复执行以下操作，直至获得满足预设条件的组作为最终的物理单元：分析当前所有组所组成的电路是否满足预设的所有约束条件，并结合当前所有组所组成的电路未满足的各个约束条件，对当前组进行合并操作，其中，所述约束条件包括两个以上。应用上述方法，可以优化FPGA的装箱过程，获得更好的装箱结果。
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公开(公告)号：CN109086467B
公开(公告)日：2023-05-02
申请号：CN201710447827.0
申请日：2017-06-14
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06F30/392
Abstract: 一种可编程逻辑器件的I/O单元布局方法及装置、介质及设备，所述方法包括：获取可编程逻辑器件的结构，以及所述可编程逻辑器件中的I/O库组的属性；获取每一个I/O单元的类型；根据每一个I/O单元的类型，设定虚拟I/O库组，且所述虚拟I/O库组的数量与所有I/O单元所对应的电气标准的数量相同；根据I/O单元的类型将所有I/O单元进行分组，得到多个I/O单元组；根据预设的约束条件构建目标方程，确定所述目标方程是否存在I/O单元布局的可行解，并在存在所述I/O单元布局的可行解时进行I/O单元布局。上述方案能够提高I/O单元布局的效率。
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公开(公告)号：CN114065694A
公开(公告)日：2022-02-18
申请号：CN202010767908.0
申请日：2020-08-03
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06F30/3953 , G06F30/392 , G06F30/347
Abstract: 本发明公开了一种FPGA布线资源图压缩方法，通过对建图得到的初始的多层图DevGraph进行多次压缩操作，依次经过EquGraph、FanoutGraph、RouGraph图数据结构，直至单层二维图结构OneLayerGraph，最终将初始的多层图压缩得到单层二维图结构，再在该单层二维图结构上通过全局布线算法进行全局布线。本发明通过压缩布线资源图，减少问题规模，加速拥挤度评估并保证拥挤度评估的准确度。
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公开(公告)号：CN109086467A
公开(公告)日：2018-12-25
申请号：CN201710447827.0
申请日：2017-06-14
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06F17/50
Abstract: 一种可编程逻辑器件的I/O单元布局方法及装置、介质及设备，所述方法包括：获取可编程逻辑器件的结构，以及所述可编程逻辑器件中的I/O库组的属性；获取每一个I/O单元的类型；根据每一个I/O单元的类型，设定虚拟I/O库组，且所述虚拟I/O库组的数量与所有I/O单元所对应的电气标准的数量相同；根据I/O单元的类型将所有I/O单元进行分组，得到多个I/O单元组；根据预设的约束条件构建目标方程，确定所述目标方程是否存在I/O单元布局的可行解，并在存在所述I/O单元布局的可行解时进行I/O单元布局。上述方案能够提高I/O单元布局的效率。
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公开(公告)号：CN107992635A
公开(公告)日：2018-05-04
申请号：CN201610949103.1
申请日：2016-10-26
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06F17/50
Abstract: 一种FPGA的装箱方法及设备。所述方法包括：当接收到网表文件时，依据物理单元的设计规则，对所述网表文件进行修改；按照第一装箱规则，对修改后的网表文件中的各个逻辑单元进行装箱，得到多个物理单元；重复执行以下操作，直至获得满足预设条件的组作为最终的物理单元：分析当前所有组所组成的电路是否满足预设的所有约束条件，并结合当前所有组所组成的电路未满足的各个约束条件，对当前组进行合并操作，其中，所述约束条件包括两个以上。应用上述方法，可以优化FPGA的装箱过程，获得更好的装箱结果。
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