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公开(公告)号：CN119724276A
公开(公告)日：2025-03-28
申请号：CN202311284532.8
申请日：2023-09-28
Applicant: 上海复旦微电子集团股份有限公司
Abstract: 本发明公开了一种存储器内建时序调整电路及方法、存储器，该电路包括：延时可调时序模块，用于输入时钟信号，对时钟信号进行延时输出；在正常工作模式下输入外部时钟信号；在时序调整模式下输入内部时钟信号；时序检测模块，用于在时序调整模式下利用内部时钟信号对延时可调时序模块配置不同延时参数进行时序检测，输出检测信号；调整结果判断模块，用于根据检测信号确定最优延时参数；延时配置模块，用于将最优延时参数写入存储单元；延时可调时序模块在正常工作模式下根据存储单元中写入的最优延时参数对外部时钟信号进行延时输出，以控制存储器的读写操作。本发明方案可以使存储器的工作频率达到最佳，进而保证存储器的性能。
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公开(公告)号：CN119315969A
公开(公告)日：2025-01-14
申请号：CN202310850724.4
申请日：2023-07-11
Applicant: 上海复旦微电子集团股份有限公司
Abstract: 本发明公开一种时钟校正方法、电路及装置，该方法包括：根据失真偏移量和查找表对时钟进行多轮校正，直至校正参数达到锁定目标值后校正结束，所述查找表用于指示电压、温度与标定校正参数的对应关系；在校正结束后，利用所述锁定目标值和所述查找表中对应的标定校正参数确定下一轮校正的校正参数初始值和调整步长初始值，并将所述校正参数初始值和所述调整步长初始值写入所述查找表中。本发明方案可以加快时钟校正的锁定进程，提高时钟校正效率，节省硬件资源。
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公开(公告)号：CN118535521A
公开(公告)日：2024-08-23
申请号：CN202310155101.5
申请日：2023-02-22
Applicant: 上海复旦微电子集团股份有限公司
Abstract: 一种BRAM IP核加固方法及装置、存储介质、电子设备。所述方法包括：接收加固方式指示信息；所述加固方式指示信息，用于指示待加固BRAM IP核的加固方式；基于所述加固方式指示信息，得到与所述加固方式指示信息匹配的中间BRAM IP核；基于所述加固方式指示信息及所述待加固BRAM IP核，对与所述加固方式指示信息对应的预设加固单元进行调整；利用调整后的预设加固单元，对所述中间BRAM IP核进行加固，得到加固后的BRAM IP核。采用上述方案，可以实现BRAM IP高可靠加固的自动设计，大大降低加固设计的复杂度，进而提升BRAM IP核的加固效率，并减少加固错误发生。
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公开(公告)号：CN114519321B
公开(公告)日：2024-08-09
申请号：CN202011296205.0
申请日：2020-11-18
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06F30/34
Abstract: 本申请实施例提供一种查找表电路及其配置方法。该查找表电路包括：第一至第n+1地址输入端口、进位输入端口、进位输出端口、第一输出端口和第二输出端口、五个多路选择器、二个n输入查找表和二个加法器等。通过控制多路选择器的输出，该查找表电路可以选择性地应用为二个n输入查找表、一个n+1输入查找表以及算数进位逻辑模块。
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公开(公告)号：CN118350326A
公开(公告)日：2024-07-16
申请号：CN202310074865.1
申请日：2023-01-16
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06F30/343 , G06F30/34
Abstract: 本发明公开一种FPGA电路的加固设计方法，该方法包括：生成对应FPGA器件的电路网表；确定FPGA器件中粒子满足临界电荷条件的线性电子‑空穴对浓度对应的扩散半径；根据所述电路网表和所述扩散半径生成冗余加固方案。利用本发明方案，可以提升FPGA内部核心逻辑资源的可靠性，增强FPGA内部线路的鲁棒性，同时可以减少对电路面积的消耗。
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Patent Agency Ranking
公开(公告)号：CN107885181A
公开(公告)日：2018-04-06
申请号：CN201610876613.0
申请日：2016-09-30
Applicant: 上海复旦微电子集团股份有限公司
IPC: G05B23/02
CPC classification number: G05B23/0256
Abstract: 一种现场可编程门阵列芯片中DSP单元的测试系统。所述系统包括：时钟管理器、第一存储器、待测DSP单元、第二存储器、第三存储器以及测试单元，向所述第二存储器写入数据的时钟频率与所述第一存储器及待测DSP单元的工作频率相同，从所述第二存储器中读取数据的时钟频率与所述第三存储器以及测试单元的工作频率相同；其中：所述时钟管理器，适于提供第一时钟频率以及第二时钟频率，所述第一时钟频率大于所述第二时钟频率；所述待测DSP单元，适于以所述第一时钟频率，从所述第一存储器中获取所述激励数据，并对所述激励数据执行预设的运算操作，以及将运算结果数据输出至所述第二存储器。应用上述系统，可以提高高频下测试DSP单元功能的准确性。
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公开(公告)号：CN118538279A
公开(公告)日：2024-08-23
申请号：CN202310153287.0
申请日：2023-02-22
Applicant: 上海复旦微电子集团股份有限公司
Abstract: 一种ECC刷新回写加固方法及装置、介质、设备。所述方法包括：对第一BRAM进行双模冗余，得到与所述第一BRAM相同的第二BRAM；对所述第一输出数据进行第一ECC纠检错，得到第一译码纠错结果；对所述第二输出数据进行第二ECC纠检错，得到第二译码纠错结果；当基于所述第一译码纠错结果及所述第二译码纠错结果，确定所述第一输出数据及所述第二输出数据中至少一个发生错误时，选择所述第一输出数据及所述第二输出数据中发生错误最少的输出数据对应的译码纠正后数据，作为最终输出数据；基于所选择的输出数据，对所述第一BRAM及所述第二BRAM进行刷新回写。采用上述方案，可以提升加固效果。
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公开(公告)号：CN114519320A
公开(公告)日：2022-05-20
申请号：CN202011296188.0
申请日：2020-11-18
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06F30/34
Abstract: 本发明的实施例提供一种查找表电路及其配置方法。该查找表电路包括二个第一地址输入端口、第二至第n+1地址输入端口、进位输入端口、进位输出端口、第一输出端口和第二输出端口、六个多路选择器、二个n输入查找表和二个加法器等。通过分别控制多路选择器的输出，该查找表电路可以选择性地应用为二个n输入查找表、一个n+1输入查找表、二位宽的算术进位逻辑模块以及一位宽的算术进位逻辑模块中的一者。
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公开(公告)号：CN108540129B
公开(公告)日：2021-10-26
申请号：CN201710118208.7
申请日：2017-03-01
Applicant: 上海复旦微电子集团股份有限公司
Abstract: 一种含双通路压控振荡器的锁相环电路，其中的低通滤波器对电荷泵输出的电流脉冲进行滤波分别得到通路0控制电压信号和通路1控制电压信号，压控振荡器包含双通路，通路0电路的输入端连接低通滤波器输出的通路0控制电压信号，通路1电路的输入端连接低通滤波器输出的通路1控制电压信号，压控振荡器的输出端输出时钟信号。本发明减小了输出时钟上的抖动，在宽反馈分频比条件下既满足了环路稳定性需求，又满足了环路带宽基本维持不变的需求。
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公开(公告)号：CN113010749A
公开(公告)日：2021-06-22
申请号：CN201911320406.7
申请日：2019-12-19
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06F16/903
Abstract: 一种正则表达式匹配系统，包括：控制装置以及匹配装置，其中：所述匹配装置包括N个匹配单元，每一个匹配单元中存在一一对应的存储单元；所述控制装置，与所述匹配装置耦接，适于根据目标正则表达式，向所述匹配装置中的M个存储单元均写入一个字符；M为所述目标正则表达式的长度，且1≤M≤N；所述匹配装置，适于将所述M个存储单元中所存储的M个字符与待匹配的字符串进行一一比对，并输出相应的比较结果。上述方案能够减少正则表达式处理系统进行匹配时的所需使用的资源，提高运行效率。
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