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发明公开
布局FPGA芯片内时钟线网的方法及设备无效

公开(公告)号：CN114722763A

公开(公告)日：2022-07-08

申请号：CN202110015084.6

申请日：2021-01-06

Applicant: 上海复旦微电子集团股份有限公司

Inventor： 岳逾先 , 孙浩楷 , 王似飞 , 杨琼华 , 李佐渭 , 徐烈伟

IPC: G06F30/392 , G06F30/394

Abstract: 本发明实施例提供一种布局FPGA芯片内时钟线网的方法及设备，布局FPGA芯片内时钟线网的方法包括：步骤一，遍历每条全局时钟线各自驱动的所有时钟负载，并且将所有时钟负载各自位于的时钟区域相关的集合确定为该条全局时钟线的划分区域；步骤二，如果一个时钟区域存在时钟冲突，则缩小驱动该时钟区域的全局时钟线的划分区域以使其不包括该时钟区域；重复步骤二，直到所有的时钟区域都不存在时钟冲突。本发明实施例的技术方案可以缩小划分区域以使其不包括存在时钟冲突的时钟区域，从而在布局全局时钟线驱动的时钟负载时不违反时钟约束。

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