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公开(公告)号：CN114519320A
公开(公告)日：2022-05-20
申请号：CN202011296188.0
申请日：2020-11-18
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06F30/34
Abstract: 本发明的实施例提供一种查找表电路及其配置方法。该查找表电路包括二个第一地址输入端口、第二至第n+1地址输入端口、进位输入端口、进位输出端口、第一输出端口和第二输出端口、六个多路选择器、二个n输入查找表和二个加法器等。通过分别控制多路选择器的输出，该查找表电路可以选择性地应用为二个n输入查找表、一个n+1输入查找表、二位宽的算术进位逻辑模块以及一位宽的算术进位逻辑模块中的一者。
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公开(公告)号：CN113010749A
公开(公告)日：2021-06-22
申请号：CN201911320406.7
申请日：2019-12-19
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06F16/903
Abstract: 一种正则表达式匹配系统，包括：控制装置以及匹配装置，其中：所述匹配装置包括N个匹配单元，每一个匹配单元中存在一一对应的存储单元；所述控制装置，与所述匹配装置耦接，适于根据目标正则表达式，向所述匹配装置中的M个存储单元均写入一个字符；M为所述目标正则表达式的长度，且1≤M≤N；所述匹配装置，适于将所述M个存储单元中所存储的M个字符与待匹配的字符串进行一一比对，并输出相应的比较结果。上述方案能够减少正则表达式处理系统进行匹配时的所需使用的资源，提高运行效率。
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公开(公告)号：CN111812490A
公开(公告)日：2020-10-23
申请号：CN201910292343.2
申请日：2019-04-12
Applicant: 上海复旦微电子集团股份有限公司
IPC: G01R31/317 , G01R31/3185 , G01R31/3187
Abstract: 一种测试FPGA芯片中信号传输延时的方法，通过可编程互联线将至少一个CLB模块和至少一个I/O模块连接成环形振荡器，环形振荡器中的CLB模块的数量为奇数，CLB模块中的LUT模块配置为非门电路。本发明直接利用FPGA芯片自带的逻辑资源和互联资源进行信号传输延时测试，免去了额外的电路开销，节省了电路面积，测试方法非常灵活且准确，可以支持各个位置的测试和各种晶体管类型的测试。
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公开(公告)号：CN119315969A
公开(公告)日：2025-01-14
申请号：CN202310850724.4
申请日：2023-07-11
Applicant: 上海复旦微电子集团股份有限公司
Abstract: 本发明公开一种时钟校正方法、电路及装置，该方法包括：根据失真偏移量和查找表对时钟进行多轮校正，直至校正参数达到锁定目标值后校正结束，所述查找表用于指示电压、温度与标定校正参数的对应关系；在校正结束后，利用所述锁定目标值和所述查找表中对应的标定校正参数确定下一轮校正的校正参数初始值和调整步长初始值，并将所述校正参数初始值和所述调整步长初始值写入所述查找表中。本发明方案可以加快时钟校正的锁定进程，提高时钟校正效率，节省硬件资源。
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公开(公告)号：CN114519321B
公开(公告)日：2024-08-09
申请号：CN202011296205.0
申请日：2020-11-18
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06F30/34
Abstract: 本申请实施例提供一种查找表电路及其配置方法。该查找表电路包括：第一至第n+1地址输入端口、进位输入端口、进位输出端口、第一输出端口和第二输出端口、五个多路选择器、二个n输入查找表和二个加法器等。通过控制多路选择器的输出，该查找表电路可以选择性地应用为二个n输入查找表、一个n+1输入查找表以及算数进位逻辑模块。
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Patent Agency Ranking
公开(公告)号：CN108267681B
公开(公告)日：2020-07-17
申请号：CN201611256917.3
申请日：2016-12-30
Applicant: 上海复旦微电子集团股份有限公司
IPC: G01R31/28
Abstract: 本发明公开了一种可编程电路的模块测试系统，该模块测试系统设置在被测模块与通用互联资源模块之间，该模块测试系统包含：测试控制模块及分别与之连接的接口模块、指令分析模块及数据处理模块；所述的接口模块分别与所述的通用互联资源模块及所述的指令分析模块连接；所述的数据处理模块分别与所述的接口模块及所述的被测模块连接。本发明利用可编程特性，在尽可能少的增加硬件结构的情况下，降低模块测试设计的复杂度，提高测试覆盖率，并具有一定的通用性，适用于不同功能的数字可编程电路模块。
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公开(公告)号：CN107885181A
公开(公告)日：2018-04-06
申请号：CN201610876613.0
申请日：2016-09-30
Applicant: 上海复旦微电子集团股份有限公司
IPC: G05B23/02
CPC classification number: G05B23/0256
Abstract: 一种现场可编程门阵列芯片中DSP单元的测试系统。所述系统包括：时钟管理器、第一存储器、待测DSP单元、第二存储器、第三存储器以及测试单元，向所述第二存储器写入数据的时钟频率与所述第一存储器及待测DSP单元的工作频率相同，从所述第二存储器中读取数据的时钟频率与所述第三存储器以及测试单元的工作频率相同；其中：所述时钟管理器，适于提供第一时钟频率以及第二时钟频率，所述第一时钟频率大于所述第二时钟频率；所述待测DSP单元，适于以所述第一时钟频率，从所述第一存储器中获取所述激励数据，并对所述激励数据执行预设的运算操作，以及将运算结果数据输出至所述第二存储器。应用上述系统，可以提高高频下测试DSP单元功能的准确性。
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公开(公告)号：CN119805154A
公开(公告)日：2025-04-11
申请号：CN202311302590.9
申请日：2023-10-09
Applicant: 上海复旦微电子集团股份有限公司
IPC: G01R31/28
Abstract: 一种测试电路及其控制方法、存储介质、芯片，测试电路包括至少一个级联的测试模块，测试模块包括：第一信号选择单元，第一信号选择单元的第一输入端耦接待测试模块中的插入点的输出端，第一信号选择单元的第二输入端耦接前一级测试模块的输出端或者测试向量输入端；寄存单元，寄存单元的输入端耦接第一信号选择单元的输出端，寄存单元的输出端为测试模块的输出端；第二信号选择单元，第二信号选择单元用于选择性地将待测试模块中的插入点的输出信号或者寄存单元中的信号输出至后级负载电路。本申请能够对待测试模块进行任意切割和划分并插入测试电路进行测试，提升测试覆盖率。
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公开(公告)号：CN119582812A
公开(公告)日：2025-03-07
申请号：CN202311142541.3
申请日：2023-09-05
Applicant: 上海复旦微电子集团股份有限公司
Abstract: 本发明公开了一种数字延时链控制电路及方法，该电路包括：时钟生成模块，用于提供多个时钟信号；控制模块，用于在工作延时链开始工作前对其进行校准，在校准阶段根据时钟生成模块提供的多个时钟信号，通过基准模块测量获取基于参考延时链的第一校准参数，并通过工作模块测量获取工作延时链的精度参数，根据第一校准参数和工作延时链的精度参数确定基于工作延时链的第二校准参数；还用于在工作延时链开始工作后，将第二校准参数作为工作延时链的延时参数；工作模块，用于在工作延时链工作阶段，输入工作信号并根据延时参数对工作信号进行延时，输出延时工作信号。本发明方案可以降低对硬件电路的要求，并保证工作延时链的精度。
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公开(公告)号：CN119276313A
公开(公告)日：2025-01-07
申请号：CN202310814631.6
申请日：2023-07-04
Applicant: 上海复旦微电子集团股份有限公司
Abstract: 本发明公开了一种FPGA接口逻辑资源复用结构、相控阵天线波束形成系统，该FPGA接口逻辑资源复用结构包括：发送端模块、以及接收端模块；所述发送端模块，用于先向所述接收端模块发送校验序列，对接收端进行校准，在校准完成后向所述接收端模块发送用户数据；所述校准序列和所述用户数据为多位宽数据，并且被转换为高速串行数据输出；所述接收端模块，用于接收所述校准序列和所述高速串行数据，根据所述校准序列进行校准，并在校准完成后，将所述高速串行数据转换为低速并行数据输出。利用本发明方案，可以灵活、高效地实现接口逻辑资源复用。
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