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公开(公告)号：CN114722763A
公开(公告)日：2022-07-08
申请号：CN202110015084.6
申请日：2021-01-06
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06F30/392 , G06F30/394
Abstract: 本发明实施例提供一种布局FPGA芯片内时钟线网的方法及设备，布局FPGA芯片内时钟线网的方法包括：步骤一，遍历每条全局时钟线各自驱动的所有时钟负载，并且将所有时钟负载各自位于的时钟区域相关的集合确定为该条全局时钟线的划分区域；步骤二，如果一个时钟区域存在时钟冲突，则缩小驱动该时钟区域的全局时钟线的划分区域以使其不包括该时钟区域；重复步骤二，直到所有的时钟区域都不存在时钟冲突。本发明实施例的技术方案可以缩小划分区域以使其不包括存在时钟冲突的时钟区域，从而在布局全局时钟线驱动的时钟负载时不违反时钟约束。
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公开(公告)号：CN107967372B
公开(公告)日：2021-05-28
申请号：CN201610914808.X
申请日：2016-10-20
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06F30/347
Abstract: 一种FPGA总体布局合法化方法，首先采用整数规划和网络流的方式对宏模块进行合法化，然后采用分级的整数规划的方式对有约束的标准单元进行合法化，最后采用分级的网络流的方式对无约束的标准单元进行合法化。本发明通过分级处理不同类型不同约束的单元模块的合法化，通过小范围的单元移动，在尽量小的破坏总体布局结果的情况下进行合法化操作，确保总体布局的有效性，通过减少局部拥挤度，减少合法化对总体布局的破坏，通过分级的方式很容易扩展合法化框架，合法化布局的效率明显提高。
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公开(公告)号：CN109145262A
公开(公告)日：2019-01-04
申请号：CN201710451980.0
申请日：2017-06-15
Applicant: 上海复旦微电子集团股份有限公司
CPC classification number: G06F17/2247 , G06F17/5054
Abstract: 一种FPGA芯片描述文件的生成方法、装置、存储介质及电子设备，所述生成方法包括：读取原语器件的信息以及tile的信息；所述原语器件的信息包括：所述原语器件的名称、编号、类型、所述原语器件对应的管脚集合、所述原语器件对应的元素集合以及所述原语器件对应的连线信息；所述tile的信息包括：所述tile在FPGA芯片中的位置、所述tile的名称、所述tile的类型以及所述tile的连线资源，所述tile的连线资源包括wire资源、pip资源以及site资源；根据所读取的原语器件的信息以及tile的信息，生成所述FPGA芯片的描述文件。上述方案能够降低FPGA芯片描述文件所占用的存储空间。
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公开(公告)号：CN107967372A
公开(公告)日：2018-04-27
申请号：CN201610914808.X
申请日：2016-10-20
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5072
Abstract: 一种FPGA总体布局合法化方法，首先采用整数规划和网络流的方式对宏模块进行合法化，然后采用分级的整数规划的方式对有约束的标准单元进行合法化，最后采用分级的网络流的方式对无约束的标准单元进行合法化。本发明通过分级处理不同类型不同约束的单元模块的合法化，通过小范围的单元移动，在尽量小的破坏总体布局结果的情况下进行合法化操作，确保总体布局的有效性，通过减少局部拥挤度，减少合法化对总体布局的破坏，通过分级的方式很容易扩展合法化框架，合法化布局的效率明显提高。
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公开(公告)号：CN107992635B
公开(公告)日：2021-05-28
申请号：CN201610949103.1
申请日：2016-10-26
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06F30/34 , G06F111/04
Abstract: 一种FPGA的装箱方法及设备。所述方法包括：当接收到网表文件时，依据物理单元的设计规则，对所述网表文件进行修改；按照第一装箱规则，对修改后的网表文件中的各个逻辑单元进行装箱，得到多个物理单元；重复执行以下操作，直至获得满足预设条件的组作为最终的物理单元：分析当前所有组所组成的电路是否满足预设的所有约束条件，并结合当前所有组所组成的电路未满足的各个约束条件，对当前组进行合并操作，其中，所述约束条件包括两个以上。应用上述方法，可以优化FPGA的装箱过程，获得更好的装箱结果。
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Patent Agency Ranking
公开(公告)号：CN107977477A
公开(公告)日：2018-05-01
申请号：CN201610919839.4
申请日：2016-10-21
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06F17/50
Abstract: 一种FPGA芯片的版图生成方法及装置，采用版图生成装置生成FPGA芯片的版图，所述生成方法包括：读取所述FPGA芯片对应的模块数据文件，获取各功能模块中所有元素的元素信息及各元素之间的连接关系；根据所述各功能模块中所有元素的元素信息及各元素之间的连接关系，对所述FPGA芯片各功能模块中的元素进行放置；根据所述所有元素的元素信息及各元素之间的连接关系，以及元素的放置位置，在相应的元素之间连线，得到所述FPGA芯片的版图并输出。采用上述方案，可以在减小版图设计工程师工作量的同时，提高FPGA芯片模块版图布线的准确度。
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公开(公告)号：CN118350326A
公开(公告)日：2024-07-16
申请号：CN202310074865.1
申请日：2023-01-16
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06F30/343 , G06F30/34
Abstract: 本发明公开一种FPGA电路的加固设计方法，该方法包括：生成对应FPGA器件的电路网表；确定FPGA器件中粒子满足临界电荷条件的线性电子‑空穴对浓度对应的扩散半径；根据所述电路网表和所述扩散半径生成冗余加固方案。利用本发明方案，可以提升FPGA内部核心逻辑资源的可靠性，增强FPGA内部线路的鲁棒性，同时可以减少对电路面积的消耗。
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公开(公告)号：CN108470078B
公开(公告)日：2021-12-03
申请号：CN201710099785.6
申请日：2017-02-23
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06F30/327
Abstract: 本发明公开一种基于查找表的FPGA芯片逻辑单元时延建模方法，该方法包含：建立复杂逻辑单元的配置模型；建立复杂逻辑单元的时序路径模型；建立复杂逻辑单元的时序模型。本发明直接建立复杂逻辑单元的时序模型，不用将复杂逻辑单元拆分成简单逻辑单元，然后再STA过程中将简单逻辑的时序累加得到复杂逻辑的时序的过程，节省了拆分和计算过程，提高STA的运行效率。
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公开(公告)号：CN108470078A
公开(公告)日：2018-08-31
申请号：CN201710099785.6
申请日：2017-02-23
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06F17/50
Abstract: 本发明公开一种基于查找表的FPGA芯片逻辑单元时延建模方法，该方法包含：建立复杂逻辑单元的配置模型；建立复杂逻辑单元的时序路径模型；建立复杂逻辑单元的时序模型。本发明直接建立复杂逻辑单元的时序模型，不用将复杂逻辑单元拆分成简单逻辑单元，然后再STA过程中将简单逻辑的时序累加得到复杂逻辑的时序的过程，节省了拆分和计算过程，提高STA的运行效率。
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公开(公告)号：CN107992635A
公开(公告)日：2018-05-04
申请号：CN201610949103.1
申请日：2016-10-26
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06F17/50
Abstract: 一种FPGA的装箱方法及设备。所述方法包括：当接收到网表文件时，依据物理单元的设计规则，对所述网表文件进行修改；按照第一装箱规则，对修改后的网表文件中的各个逻辑单元进行装箱，得到多个物理单元；重复执行以下操作，直至获得满足预设条件的组作为最终的物理单元：分析当前所有组所组成的电路是否满足预设的所有约束条件，并结合当前所有组所组成的电路未满足的各个约束条件，对当前组进行合并操作，其中，所述约束条件包括两个以上。应用上述方法，可以优化FPGA的装箱过程，获得更好的装箱结果。
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