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公开(公告)号：CN106981306B
公开(公告)日：2023-07-07
申请号：CN201710024781.1
申请日：2017-01-13
Applicant: 三星电子株式会社
Abstract: 本发明提供了一种非易失性存储器，其包括其中页缓冲器按照矩阵形式排列的页缓冲器阵列。本发明还提供了一种操作非易失性存储器的方法，其包括：根据操作模式从页缓冲器阵列的多列中选择列；对存储在包含于选择的列中的页缓冲器中的失效比特计数；以及基于失效比特的计数值计算关于第n编程状态的失效比特值。
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公开(公告)号：CN116153368A
公开(公告)日：2023-05-23
申请号：CN202210905884.X
申请日：2022-07-29
Applicant: 三星电子株式会社
Abstract: 提供了一种非易失性存储器件和操作非易失性存储器件的方法。所述非易失性存储器件包括第一半导体层和第二半导体层。所述第一半导体层包括字线、至少一条串选择线、至少一条接地选择线、和包括至少一个存储块的存储单元阵列。所述第二半导体层包括第一地址译码器和第二地址译码器。所述第一地址译码器设置在与单元区域的第一侧相邻的第一延伸区域下面，并且包括驱动所述字线、所述至少一条串选择线和所述至少一条接地选择线的多个第一通道晶体管。所述第二地址译码器设置在与所述单元区域的第二侧相邻的第二延伸区域下面，并且包括驱动所述至少一条串选择线和所述至少一条接地选择线的多个第二通道晶体管。
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公开(公告)号：CN112582006A
公开(公告)日：2021-03-30
申请号：CN202010574057.8
申请日：2020-06-22
Applicant: 三星电子株式会社
IPC: G11C16/08 , G06F12/0882
Abstract: 提供了一种非易失性存储器装置，所述非易失性存储器装置包括第一半导体层、第二半导体层和控制电路。存储器单元阵列包括在第一上基底上的第一垂直结构和在第二上基底上的第二垂直结构，第一垂直结构包括第一子块，第二垂直结构包括第二子块。第二半导体层包括包含地址解码器和页缓冲器电路的下基底。第一垂直结构包括设置有一个或多个通孔的第一过孔区域，通孔穿过第一垂直结构。第一子块被布置在第一过孔区域之间，第二子块被布置在第二过孔区域之间。控制电路基于存储器块是否靠近第一过孔区域将存储器块分组为多个组，并且执行地址重映射。
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公开(公告)号：CN111106120A
公开(公告)日：2020-05-05
申请号：CN201910902588.2
申请日：2019-09-24
Applicant: 三星电子株式会社
IPC: H01L27/11529 , H01L27/11556 , H01L27/11573 , H01L27/11582 , G11C16/04
Abstract: 提供了存储器件、垂直NAND闪速存储器件及固态硬盘。一种非易失性存储器件，包括半导体衬底，所述半导体衬底包括页面缓冲区域、存储单元阵列、位线、第一垂直导电路径和第二垂直导电路径。所述存储单元阵列形成在所述半导体衬底上方的存储单元区域中，并且包括存储单元。所述位线在所述存储单元阵列上方沿列方向延伸。每一条位线被切割成一个第一位线段和一个第二位线段。所述第一垂直导电路径沿垂直方向延伸并且穿透所述存储单元区域的列方向中心区域。所述第一垂直导电路径连接所述第一位线段和所述页面缓冲区域。所述第二垂直导电路径沿所述垂直方向延伸并且穿透所述列方向中心区域。所述第二垂直导电路径连接所述第二位线段和所述页面缓冲区域。
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Patent Agency Ranking
公开(公告)号：CN109755251A
公开(公告)日：2019-05-14
申请号：CN201811311686.0
申请日：2018-11-06
Applicant: 三星电子株式会社
IPC: H01L27/11529 , H01L27/11556 , H01L27/11573 , H01L27/11582 , G11C16/08 , G11C16/24 , G11C16/30
Abstract: 一种非易失性存储器器件，包括：第一半导体层，所述第一半导体层包括上衬底和其中上衬底上的多个字线在第一方向上延伸并且多个位线在第二方向上延伸的存储器单元阵列。所述非易失性存储器器件包括在垂直于第一和第二方向的第三方向上位于第一半导体层下面的第二半导体层，所述第二半导体层包括下衬底和在下衬底上的并被配置为向上衬底输出偏置电压的衬底控制电路。所述第二半导体层被分成第一至第四区域，第一至第四区域中的每一个区域具有相同的面积，并且所述衬底控制电路在第三方向上与所述第一至第四区域的至少一部分重叠。
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公开(公告)号：CN107342291A
公开(公告)日：2017-11-10
申请号：CN201710122841.3
申请日：2017-03-03
Applicant: 三星电子株式会社
IPC: H01L27/1157
CPC classification number: H01L27/11573 , H01L27/0266 , H01L27/11565 , H01L27/1157 , H01L27/11575 , H01L27/11582
Abstract: 提供了一种非易失性存储装置，所述非易失性存储装置包括基板、在基板上的存储单元阵列、多个结合焊盘和焊盘电路。存储单元阵列包括沿竖直方向堆叠在基板上的多个栅极导电层以及贯穿在基板的上部上的所述多个栅极导电层的多个沟道。所述多个结合焊盘在存储单元阵列的上部的至少一部分上。所述多个结合焊盘被构造成使非易失性存储装置电连接到外部装置。焊盘电路在基板和存储单元阵列之间。焊盘电路电连接到所述多个结合焊盘中的至少一个。
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公开(公告)号：CN109754836B
公开(公告)日：2023-08-01
申请号：CN201811274793.0
申请日：2018-10-30
Applicant: 三星电子株式会社
Abstract: 一种三维(3D)非易失性存储器包括堆叠结构，该堆叠结构包括多个导电层，所述多个导电层与多个层间绝缘层交替并通过多个层间绝缘层彼此间隔开。堆叠结构包括第一单元区域、与第一单元区域间隔开的第二单元区域、以及在第一单元区域与第二单元区域之间的连接区域。连接区域包括第一台阶部分、第二台阶部分和连接部分，第一台阶部分接触第一单元区域并且具有在接近第二单元区域的方向上下降的阶梯形状，第二台阶部分接触第二单元区域并且具有在接近第一单元区域的方向上下降的阶梯形状，连接部分连接第一单元区域和第二单元区域。
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公开(公告)号：CN107342291B
公开(公告)日：2023-07-11
申请号：CN201710122841.3
申请日：2017-03-03
Applicant: 三星电子株式会社
IPC: H10B43/35
Abstract: 提供了一种非易失性存储装置，所述非易失性存储装置包括基板、在基板上的存储单元阵列、多个结合焊盘和焊盘电路。存储单元阵列包括沿竖直方向堆叠在基板上的多个栅极导电层以及贯穿在基板的上部上的所述多个栅极导电层的多个沟道。所述多个结合焊盘在存储单元阵列的上部的至少一部分上。所述多个结合焊盘被构造成使非易失性存储装置电连接到外部装置。焊盘电路在基板和存储单元阵列之间。焊盘电路电连接到所述多个结合焊盘中的至少一个。
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公开(公告)号：CN116017973A
公开(公告)日：2023-04-25
申请号：CN202211267863.6
申请日：2022-10-17
Applicant: 三星电子株式会社
Abstract: 一种存储器件，包括被分隔区域分隔开的第一单元阵列区域和第二单元阵列区域，该第一单元阵列区域和该第二单元阵列区域中的每一者包括至少一个存储块，该存储块具有在第一方向上堆叠的多个栅电极层。该栅电极层包括上选择电极层和第一电极层，该上选择电极层包括多条串选择线，该第一电极层包括布置在该多条串选择线下方的多条第一字线。该第一字线包括第一连接线和多条第二连接线，该第一连接线将该第一字线的远离该分隔区域的第一端部彼此连接，该第二连接线将该多条第一字线的与该分隔区域相邻的一些第二端部彼此连接，其中，每一条第二连接线比该第一连接线短。
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