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公开(公告)号：CN118335128A
公开(公告)日：2024-07-12
申请号：CN202311652225.0
申请日：2023-12-05
Applicant: 三星电子株式会社
Abstract: 提供了存储器装置及其操作方法。存储器装置包括：其中具有多个单元块的存储器单元阵列，多个单元块包括被配置为存储与设置存储器装置的操作环境相关的信息数据读取(IDR)数据的至少一个单元块。提供了包括多个存储区域的设置数据存储电路，在多个存储区域中存储从至少一个单元块读取的IDR数据并且独立地控制重置操作。提供了控制逻辑，其被配置为根据外部命令的解码结果来控制对设置数据存储电路的重置操作和将IDR数据更新到设置数据存储电路的IDR操作中的至少一个。控制逻辑被配置为响应于确定外部命令是第一重置命令而选择性地仅重置设置数据存储电路的一些存储区域，但是响应于确定外部命令是第二重置命令而重置设置数据存储电路的所有存储区域。
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公开(公告)号：CN106997778B
公开(公告)日：2021-12-14
申请号：CN201610998616.1
申请日：2016-11-11
Applicant: 三星电子株式会社
Abstract: 一种非易失性存储器设备包括每个均包括在基板上垂直地形成的单元串的存储块。单元串耦合到多个位线。单元串每个均包括连接到串选择晶体管的存储单元。一种操作非易失性存储器设备的方法包括：响应于擦除命令来对存储块中的第一存储块执行擦除操作，对第一存储块的存储单元执行擦除验证操作，对耦合到第一存储块的至少一些位线的单元串中的每个的串选择晶体管执行第一读出操作，以及至少基于第一读出操作的结果来确定第一存储块是否是故障块。第一读出操作基于从多个读出方案当中选择的第一读出方案。
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公开(公告)号：CN106997778A
公开(公告)日：2017-08-01
申请号：CN201610998616.1
申请日：2016-11-11
Applicant: 三星电子株式会社
CPC classification number: G11C16/16 , G11C16/08 , G11C16/24 , G11C16/26 , G11C16/3445 , G11C29/025 , G11C29/028 , G11C29/50 , G11C29/50004 , G11C2029/0409 , G11C2029/5004 , G11C16/14 , G11C29/44
Abstract: 一种非易失性存储器设备包括每个均包括在基板上垂直地形成的单元串的存储块。单元串耦合到多个位线。单元串每个均包括连接到串选择晶体管的存储单元。一种操作非易失性存储器设备的方法包括：响应于擦除命令来对存储块中的第一存储块执行擦除操作，对第一存储块的存储单元执行擦除验证操作，对耦合到第一存储块的至少一些位线的单元串中的每个的串选择晶体管执行第一读出操作，以及至少基于第一读出操作的结果来确定第一存储块是否是故障块。第一读出操作基于从多个读出方案当中选择的第一读出方案。
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公开(公告)号：CN117995254A
公开(公告)日：2024-05-07
申请号：CN202310850162.3
申请日：2023-07-11
Applicant: 三星电子株式会社
Abstract: 提供了存储器装置、测试方法和半导体装置。所述存储器装置包括：测试模式检测器电路，基于通过多个引脚中的至少一个引脚接收到的至少一个测试模式进入信号，来确定所述存储器装置是否已经进入测试模式并且生成测试模式检测信号；以及测试垫连接电路，将所述多个引脚中的第一引脚电连接到测试模式的专用测试垫，使得施加到第一引脚的信号基于测试模式检测信号而被发送到专用测试垫。
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Patent Agency Ranking
公开(公告)号：CN106981306B
公开(公告)日：2023-07-07
申请号：CN201710024781.1
申请日：2017-01-13
Applicant: 三星电子株式会社
Abstract: 本发明提供了一种非易失性存储器，其包括其中页缓冲器按照矩阵形式排列的页缓冲器阵列。本发明还提供了一种操作非易失性存储器的方法，其包括：根据操作模式从页缓冲器阵列的多列中选择列；对存储在包含于选择的列中的页缓冲器中的失效比特计数；以及基于失效比特的计数值计算关于第n编程状态的失效比特值。
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公开(公告)号：CN116110461A
公开(公告)日：2023-05-12
申请号：CN202211252889.3
申请日：2022-10-13
Applicant: 三星电子株式会社
Abstract: 提供了一种检测缺陷的存储器件及其操作方法。该存储器件包括：存储器单元区，包括存储数据的存储器单元阵列；以及外围电路区，包括被配置为控制存储器单元阵列的操作的控制逻辑，其中外围电路区还包括缺陷检测电路，缺陷检测电路被配置为：通过从多个输入信号中选择第一输入信号并且基于时钟信号对第一输入信号的至少一个时间间隔进行计数来生成计数结果值，以及通过将期望值与计数结果值进行比较来检测第一输入信号的缺陷，该至少一个时间间隔是其中保持逻辑低或逻辑高的时间长度。
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公开(公告)号：CN116072176A
公开(公告)日：2023-05-05
申请号：CN202211358097.4
申请日：2022-11-01
Applicant: 三星电子株式会社
IPC: G11C11/406 , G11C11/40 , G11C7/12 , G11C7/22 , G11C7/10
Abstract: 一种非易失性存储器设备包括：存储器单元阵列，包括三个或更多个平面；第一时钟发生器，生成具有第一周期的第一时钟信号；第二时钟发生器，生成具有随温度变化的第二周期的第二时钟信号；多个时钟转换控制器，输出第一时钟信号和第二时钟信号之一作为参考时钟信号；包括多个位线截断发生器的控制逻辑，所述多个位线截断发生器基于参考时钟信号输出多个位线截断信号；以及多个页缓冲器，根据位线截断信号连接平面的位线和数据锁存节点。
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公开(公告)号：CN116013377A
公开(公告)日：2023-04-25
申请号：CN202210749453.9
申请日：2022-06-28
Applicant: 三星电子株式会社
Abstract: 一种存储器件，包括：页缓冲器电路，所述页缓冲器电路包括连接到多条位线中的每条位线的页缓冲器。页缓冲器包括：至少一个附加锁存器和N个数据锁存器；以及控制逻辑电路，控制页缓冲器的设置。基于第一设置，将在当前编程操作中编程的数据存储在N个数据锁存器中的一些数据锁存器和至少一个附加锁存器中，并且在完成当前编程操作之前，将要在下一编程操作中编程的数据存储在N个数据锁存器中的其他数据锁存器和至少一个附加锁存器中。基于第二设置，在当前编程操作和下一编程操作中不将外部提供的数据存储在至少一个附加锁存器中。
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公开(公告)号：CN106981306A
公开(公告)日：2017-07-25
申请号：CN201710024781.1
申请日：2017-01-13
Applicant: 三星电子株式会社
CPC classification number: G06F11/076 , G06F11/0727 , G06F11/0787 , G06F11/1068 , G11C11/5628 , G11C11/5635 , G11C11/5642 , G11C16/3459 , G11C16/08 , G11C16/10
Abstract: 本发明提供了一种非易失性存储器，其包括其中页缓冲器按照矩阵形式排列的页缓冲器阵列。本发明还提供了一种操作非易失性存储器的方法，其包括：根据操作模式从页缓冲器阵列的多列中选择列；对存储在包含于选择的列中的页缓冲器中的失效比特计数；以及基于失效比特的计数值计算关于第n编程状态的失效比特值。
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