公开(公告)号：CN103489864A

公开(公告)日：2014-01-01

申请号：CN201210436214.4

申请日：2012-11-05

Applicant: 株式会社东芝

Inventor： 山下浩明 ,  泉沢优 ,  小野升太郎 ,  大田浩史

IPC: H01L27/088 ,  H01L29/78

CPC classification number: H01L29/7813 ,  H01L29/0696 ,  H01L29/0856 ,  H01L29/086 ,  H01L29/0878 ,  H01L29/1033 ,  H01L29/1095 ,  H01L29/4236 ,  H01L29/42376 ,  H01L29/66333 ,  H01L29/66348 ,  H01L29/66734 ,  H01L29/7395 ,  H01L29/7397 ,  H01L29/7802

Abstract: 本发明提供开关动作时的电流的时间变化小的功率用半导体装置。实施方式所涉及的功率用半导体装置具备：第一导电型的第一半导体层；第二导电型的第二半导体层，设置在上述第一半导体层之上；第一导电型的第三半导体层，设置在上述第二半导体层之上；栅电极；以及栅绝缘膜，设置在上述栅电极与上述第一半导体层、上述第二半导体层、上述第三半导体层之间。通过上述第一半导体层、上述第二半导体层、上述第三半导体层、上述栅电极以及上述栅绝缘膜，形成场效应型晶体管，第一区域中的上述晶体管的阈值比第二区域中的上述晶体管的阈值高。

公开(公告)号：CN102237409A

公开(公告)日：2011-11-09

申请号：CN201110105565.2

申请日：2011-03-18

Applicant: 株式会社东芝

Inventor： 斋藤涉 ,  小野升太郎 ,  薮崎宗久 ,  谷内俊治 ,  渡边美穗

IPC: H01L29/78 ,  H01L29/06 ,  H01L29/51

CPC classification number: H01L29/7813 ,  H01L29/0619 ,  H01L29/0634 ,  H01L29/0638 ,  H01L29/0878 ,  H01L29/1095 ,  H01L29/402 ,  H01L29/408 ,  H01L29/512 ,  H01L29/513 ,  H01L29/517 ,  H01L29/66734 ,  H01L29/7811

Abstract: 一种功率半导体器件，具备：第一导电类型的第一半导体层；上述第一导电类型的第二半导体层和第二导电类型的第三半导体层，横向上周期性地设置在第一半导体层之上；上述第二导电类型的第四半导体层，设置在上述第三半导体层之上；上述第一导电类型的第五半导体层，选择性地设置在上述第四半导体层的表面；第一主电极，与上述第一半导体层连接；第二主电极，与上述第四半导体层和上述第五半导体层连接；第一绝缘膜，设置在从上述第五半导体层的表面直至上述第二半导体层的沟槽的侧壁；第二绝缘膜，设置在比上述第一绝缘膜靠近上述沟槽的底部侧，介电常数高于上述第一绝缘膜；控制电极，隔着上述第一绝缘膜和上述第二绝缘膜填充在上述沟槽中。

公开(公告)号：CN101997034A

公开(公告)日：2011-03-30

申请号：CN201010263767.5

申请日：2010-08-25

Applicant: 株式会社东芝

Inventor： 斋藤涉 ,  小野升太郎 ,  薮崎宗久 ,  羽田野菜名 ,  渡边美穗

IPC: H01L29/78 ,  H01L29/06

CPC classification number: H01L29/7802 ,  H01L29/0634 ,  H01L29/0649 ,  H01L29/0653 ,  H01L29/0873 ,  H01L29/0878 ,  H01L29/1095 ,  H01L29/7843

Abstract: 本发明的一形态的电力半导体元件，在第一导电型的第一半导体层上，通过在沿着其表面的第一方向上周期性地重复而配置着第一导电型的第二半导体层及第二导电型的第三半导体层。在第一半导体层上形成着与其电气连接的第一主电极。第二导电型的第四半导体层以与第三半导体层连接的方式设置着。在所述第四半导体层表面，选择性地设置着第一导电型的第五半导体层。在第四半导体层及第五半导体层的表面，设置着与其电气连接的第二主电极。在第四半导体层、所述第五半导体层及所述第二半导体层的表面隔着栅极绝缘膜设置着控制电极。在第二半导体层中，形成着填埋沟槽而设置的第一绝缘膜。

公开(公告)号：CN100463221C

公开(公告)日：2009-02-18

申请号：CN200510114058.X

申请日：2005-10-18

Applicant: 株式会社东芝

Inventor： 中村和敏 ,  小野升太郎

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/7813 ,  H01L29/4236 ,  H01L29/42372 ,  H01L29/42376 ,  H01L29/4933 ,  H01L29/66719 ,  H01L29/66734

Abstract: 一种半导体器件，包括第1导电型的半导体衬底；形成于半导体衬底上的第1导电型的半导体区域；栅电极，其至少一部分位于选择地形成于半导体区域的一部分中的沟槽内，而且其延长的上端部分经台阶部分形成为宽幅；栅极绝缘膜，沿沟槽的壁面，形成于与栅电极之间；第2导电型基层，设置成在半导体区域上隔着所述栅极绝缘膜包围除沟槽底部以外的侧壁；第1导电型源区，邻接于栅极绝缘膜，形成于基层的上面附近的沟槽的外侧；和绝缘膜，形成于栅电极的从沟槽延伸后经台阶部分宽度形成为比沟槽内的宽度宽的上端部分的下面与源区的上面之间的至少一部分，而且其膜厚比沟槽内的栅极绝缘膜的膜厚厚。

公开(公告)号：CN1327524C

公开(公告)日：2007-07-18

申请号：CN200410055997.7

申请日：2004-08-04

Applicant: 株式会社东芝

Inventor： 小野升太郎 ,  川口雄介 ,  中川明夫

IPC: H01L27/04 ,  H01L27/10 ,  H01L29/78 ,  H01L29/739 ,  H01L21/8234

CPC classification number: H01L29/7813 ,  H01L29/0847 ,  H01L29/0878 ,  H01L29/267 ,  H01L29/42368 ,  H01L29/4933

Abstract: 本发明提供能提高开关特性的半导体器件及其制造方法。纵式MOSFET，在漏区(21)上形成基区(22)，在该基区中形成源区(23)。形成沟槽(24)，其从上述源区的表面贯穿该基区，深度至少到达漏区的附近。在沟槽的侧壁和底部形成栅绝缘膜(25)，栅电极(26)的至少一部分形成在沟槽内。上述基区的杂质浓度分布具有源区与基区的界面附近的第1峰值、及在基区与漏区的界面附近且低于上述第1峰值的第2峰值；由上述第1峰值决定阈值电压，由上述第2峰值决定基区的掺杂量。

公开(公告)号：CN1449058A

公开(公告)日：2003-10-15

申请号：CN03108615.2

申请日：2003-03-31

Applicant: 株式会社东芝

Inventor： 小野升太郎 ,  山口好广 ,  川口雄介 ,  中村和敏 ,  安原纪夫 ,  松下宪一 ,  帆玉信一 ,  中川明夫

IPC: H01L29/78

CPC classification number: H01L29/7802 ,  H01L21/26586 ,  H01L29/0653 ,  H01L29/0696 ,  H01L29/0847 ,  H01L29/0878 ,  H01L29/1095 ,  H01L29/402 ,  H01L29/407 ,  H01L29/42368 ,  H01L29/42376 ,  H01L29/4238 ,  H01L29/66712 ,  H01L29/7809

Abstract: 本发明提供一种保持低导通阻抗仍能降低栅漏间容量的半导体器件。本发明的功率MOSFET(1)，具有：在n+型低阻抗半导体衬底(10)上形成的n－型高阻抗外延层(50)；在n－型高阻抗外延层(50)的表面部分选择地形成的p型基极层(14)；在p型基极层(14)的表面部分选择地形成的n+型源极层(16)；在n－型高阻抗外延层(50)的表面部分，在p型基极层(14)之间，选择地形成的具有比n－型高阻抗外延层(50)高的杂质浓度的Njfet层(40)；隔着栅极绝缘膜(22)形成的栅电极(24)；及源电极(20)和漏电极(12)；在该功率MOSFET(1)中，将夹着Njfet层(40)的p型基极层(14)被配置成相互接近，以便从这些基极层(14)控制耗尽。

公开(公告)号：CN105321946B

公开(公告)日：2019-05-03

申请号：CN201510098177.4

申请日：2015-03-05

Applicant: 株式会社东芝

Inventor： 小野升太郎 ,  浦秀幸 ,  志村昌洋 ,  山下浩明

IPC: H01L27/105 ,  H01L29/36 ,  H01L29/423

Abstract: 实施方式的半导体装置包括第一半导体区域、多个第二半导体区域、多个第三半导体区域、多个第四半导体区域、第五半导体区域、以及栅极电极。第二半导体区域具有比第一半导体区域的第一导电型的杂质浓度高的第一导电型的杂质浓度。第三半导体区域包含第一部分、以及第二部分。第一部分设置在相邻的第二半导体区域之间。第一部分的第二导电型的杂质量比相邻的第二半导体区域所含有的第一导电型的杂质量大。第二部分设置在第一半导体区域中。第二部分的第二导电型的杂质量比相邻的第一半导体区域所含有的第一导电型的杂质量小。

公开(公告)号：CN105932059A

公开(公告)日：2016-09-07

申请号：CN201510553381.0

申请日：2015-09-02

Applicant: 株式会社东芝

Inventor： 山下浩明 ,  小野升太郎 ,  浦秀幸 ,  志村昌洋

IPC: H01L29/78 ,  H01L29/06

CPC classification number: H01L29/0696 ,  H01L29/0634 ,  H01L29/0688 ,  H01L29/0878 ,  H01L29/1095 ,  H01L29/66712 ,  H01L29/7802 ,  H01L29/7827

Abstract: 实施方式的半导体装置具有第1导电型的第1半导体区域、第2导电型的第2半导体区域、第2导电型的第3半导体区域、第2导电型的第4半导体区域、第1导电型的第5半导体区域及栅极电极。第1半导体区域沿第1方向延伸。第1半导体区域在与第1方向正交的第2方向设置有多个。第1半导体区域与第2半导体区域在第2方向交替地设置。第3半导体区域设置于第2半导体区域上。第3半导体区域的第2导电型的杂质浓度高于第2半导体区域的第2导电型的杂质浓度。栅极电极沿与包含第1方向及第2方向的面平行且与第1方向交叉的第3方向延伸。

公开(公告)号：CN102694029B

公开(公告)日：2016-02-03

申请号：CN201210061291.6

申请日：2012-03-09

Applicant: 株式会社东芝

Inventor： 斋藤涉 ,  小野升太郎 ,  仲敏行 ,  谷内俊治 ,  渡边美穗 ,  山下浩明

IPC: H01L29/78 ,  H01L29/06

CPC classification number: H01L29/7811 ,  H01L21/266 ,  H01L29/0619 ,  H01L29/0634 ,  H01L29/0696 ,  H01L29/0865 ,  H01L29/0878 ,  H01L29/1095 ,  H01L29/41741 ,  H01L29/66712

Abstract: 实施方式的半导体元件，具备：在第1半导体层之上，沿着与第1半导体层的主面平行的方向，分别周期性地排列了第2半导体层和第3半导体层的周期的排列构造；设置在第3半导体层之上的第4半导体层；选择性地设置在第4半导体层的表面的第5半导体层；控制电极；设置在周期的排列构造的外侧的第1半导体层之上、且杂质浓度低于周期的排列构造所含的杂质浓度的第6半导体层；与第1半导体层电连接的第1主电极；与第4半导体层和第5半导体层连接的第2主电极。从与第1半导体层的主面垂直的方向看，第2半导体层和第3半导体层分别呈点状地配置，周期的排列构造的最外周的周期构造不同于最外周以外的周期的排列构造的周期构造。

公开(公告)号：CN101997034B

公开(公告)日：2014-06-25

申请号：CN201010263767.5

申请日：2010-08-25

Applicant: 株式会社东芝

Inventor： 斋藤涉 ,  小野升太郎 ,  薮崎宗久 ,  羽田野菜名 ,  渡边美穗

IPC: H01L29/78 ,  H01L29/06

CPC classification number: H01L29/7802 ,  H01L29/0634 ,  H01L29/0649 ,  H01L29/0653 ,  H01L29/0873 ,  H01L29/0878 ,  H01L29/1095 ,  H01L29/7843

Abstract: 本发明的一形态的电力半导体元件，在第一导电型的第一半导体层上，通过在沿着其表面的第一方向上周期性地重复而配置着第一导电型的第二半导体层及第二导电型的第三半导体层。在第一半导体层上形成着与其电气连接的第一主电极。第二导电型的第四半导体层以与第三半导体层连接的方式设置着。在所述第四半导体层表面，选择性地设置着第一导电型的第五半导体层。在第四半导体层及第五半导体层的表面，设置着与其电气连接的第二主电极。在第四半导体层、所述第五半导体层及所述第二半导体层的表面隔着栅极绝缘膜设置着控制电极。在第二半导体层中，形成着填埋沟槽而设置的第一绝缘膜。