公开(公告)号：CN101299429A

公开(公告)日：2008-11-05

申请号：CN200810109915.0

申请日：2005-02-25

Applicant: 富士通株式会社

Inventor： 永井孝一 ,  菊池秀明 ,  佐次田直也 ,  尾崎康孝

IPC: H01L27/04 ,  H01L27/06 ,  H01L27/115 ,  H01L27/08 ,  H01L27/108 ,  H01L21/822 ,  H01L21/8246 ,  H01L21/8247 ,  H01L21/02 ,  H01L21/31

Abstract: 本发明提供了一种半导体器件及其制造方法，该半导体器件包括：电容器，其形成在半导体衬底上，且该电容器包含下电极、形成在该下电极上的介电膜和形成在该介电膜上的上电极；绝缘膜，其形成在该半导体衬底和该电容器上，该绝缘膜的表面被平坦化；平坦阻挡膜，其形成在该绝缘膜上，用于阻止氢和水扩散；该阻挡膜包含用于阻止氢和水扩散的第一膜及用于减轻由该第一膜所致的应力的第二膜。

公开(公告)号：CN100424845C

公开(公告)日：2008-10-08

申请号：CN200610066109.0

申请日：2006-03-24

Applicant: 富士通株式会社

Inventor： 西乡薰 ,  永井孝一

IPC: H01L21/56 ,  H01L23/28 ,  C09K3/10

Abstract: 本发明提供半导体器件及其制造方法，其能实现微型化且高度集成的FeRAM超薄半导体芯片，其中尽管为薄型封装结构，但铁电电容器的特性退化能够得到抑制。利用其填充剂含量值设定在重量百分比90%-93%的范围内的密封树脂，将该半导体芯片塑封起来，从而形成封装结构。本发明的半导体器件包括：半导体芯片，包含通过排列多个半导体元件构成的存储器单元，每个半导体元件包含铁电电容器结构，该铁电电容器结构通过将具有铁电特性的铁电膜夹在两个电极之间构成；以及密封树脂，用以覆盖并密封上述半导体芯片，该半导体器件形成具有1.27mm或更低的安装高度的薄型封装结构。

公开(公告)号：CN101142673A

公开(公告)日：2008-03-12

申请号：CN200580049084.7

申请日：2005-03-18

Applicant: 富士通株式会社

Inventor： 永井孝一

IPC: H01L23/29 ,  H01L21/52 ,  H01L23/12 ,  H01L23/31

CPC classification number: H01L24/83 ,  H01L23/16 ,  H01L23/3128 ,  H01L23/49816 ,  H01L23/49822 ,  H01L23/49827 ,  H01L23/562 ,  H01L24/29 ,  H01L24/32 ,  H01L24/48 ,  H01L24/73 ,  H01L24/85 ,  H01L24/97 ,  H01L2224/2919 ,  H01L2224/32225 ,  H01L2224/48095 ,  H01L2224/48227 ,  H01L2224/4847 ,  H01L2224/73265 ,  H01L2224/83192 ,  H01L2224/83801 ,  H01L2224/8385 ,  H01L2224/85 ,  H01L2224/97 ,  H01L2924/00014 ,  H01L2924/01006 ,  H01L2924/01019 ,  H01L2924/01033 ,  H01L2924/01047 ,  H01L2924/0105 ,  H01L2924/01074 ,  H01L2924/01082 ,  H01L2924/0132 ,  H01L2924/0133 ,  H01L2924/014 ,  H01L2924/0665 ,  H01L2924/07802 ,  H01L2924/12041 ,  H01L2924/14 ,  H01L2924/15311 ,  H01L2924/181 ,  H01L2924/19041 ,  H01L2924/3511 ,  H01L2924/00 ,  H01L2924/01014 ,  H01L2924/01025 ,  H01L2924/01026 ,  H01L2924/01022 ,  H01L2924/01028 ,  H01L2924/00012 ,  H01L2224/92247 ,  H01L2224/45099 ,  H01L2224/45015 ,  H01L2924/207

Abstract: 在印刷电路板(1)上形成由树脂构成的基底(3)。在基底(3)上涂敷粘结剂(4)，并在该粘结剂(4)上装载并固定IC芯片(5)。然后，利用BGA型的封装树脂(7)密封IC芯片(5)。基底(3)和封装树脂(7)，由相同的树脂构成。

公开(公告)号：CN101116185A

公开(公告)日：2008-01-30

申请号：CN200580047720.2

申请日：2005-03-01

Applicant: 富士通株式会社

Inventor： 菊池秀明 ,  永井孝一

IPC: H01L27/105 ,  H01L21/3205

CPC classification number: H01L27/11507 ,  H01L21/76834 ,  H01L27/11502 ,  H01L28/57 ,  H01L28/65

Abstract: 在半导体基板的上方形成具有铁电膜(10a)的铁电电容器之后，形成直接连接在铁电电容器的电极(9a、11a)上的布线(17)。然后，形成覆盖布线(17)的氧化硅膜(18)。但是，作为氧化硅膜(18)而形成如下膜，该膜在成膜时对铁电电容器的损伤程度低于或等于氧化铝膜在成膜时对铁电电容器的损伤程度，而且该膜的易加工程度高于氧化铝膜的易加工程度。

公开(公告)号：CN100362660C

公开(公告)日：2008-01-16

申请号：CN03825573.1

申请日：2003-04-24

Applicant: 富士通株式会社

Inventor： 和泉宇俊 ,  斋藤仁 ,  佐次田直也 ,  西乡薰 ,  永井孝一

IPC: H01L27/105 ,  H01L27/108 ,  H01L21/8242 ,  H01L21/8232

CPC classification number: H01L23/3192 ,  H01L21/76829 ,  H01L27/11502 ,  H01L27/11507 ,  H01L28/57 ,  H01L2924/0002 ,  H01L2924/19041 ,  H01L2924/00

Abstract: 在形成强电介质电容器(23)后，通过高密度等离子CVD法或常压CVD法形成表面的倾斜度小的绝缘膜(24)。然后在绝缘膜(24)上形成氧化铝膜(25)。按照这样的方法，不会发生氧化膜(25)的覆盖范围低的问题，并且可以确实保护强电介质电容器(23)。

公开(公告)号：CN1329993C

公开(公告)日：2007-08-01

申请号：CN200410042472.X

申请日：2004-05-21

Applicant: 富士通株式会社

Inventor： 西乡薰 ,  永井孝一

IPC: H01L27/102 ,  H01L27/10 ,  G11C11/22 ,  H01L23/58 ,  H01L23/48 ,  H01L23/52 ,  H01L21/768 ,  H01L21/3205 ,  H01L21/82

CPC classification number: H01L27/11502 ,  H01L23/564 ,  H01L23/585 ,  H01L24/49 ,  H01L27/11507 ,  H01L28/40 ,  H01L2224/02166 ,  H01L2224/05554 ,  H01L2224/4912 ,  H01L2224/49171 ,  H01L2924/00014 ,  H01L2924/01046 ,  H01L2924/01057 ,  H01L2924/01077 ,  H01L2924/01078 ,  H01L2924/10253 ,  H01L2924/14 ,  H01L2924/19041 ,  H01L2924/00 ,  H01L2224/45099 ,  H01L2224/45015 ,  H01L2924/207

Abstract: 本发明公开了一种半导体器件及其制造方法。所述半导体器件包括：半导体衬底；形成在所述半导体衬底之上和上方的电路部分；覆盖所述电路部分的钝化膜；电极焊盘，所述电极焊盘以电极焊盘从所述钝化膜暴露出来的方式被提供在所述电路部分的外部；以及护圈图案，所述护圈图案被提供在所述电极焊盘和所述电路部分之间，以使所述护圈图案基本包围所述电路部分。所述护圈图案从所述半导体衬底的表面延伸到所述钝化膜。

公开(公告)号：CN1943033A

公开(公告)日：2007-04-04

申请号：CN200480042808.0

申请日：2004-06-04

Applicant: 富士通株式会社

Inventor： 永井孝一

IPC: H01L27/105

CPC classification number: H01L28/65 ,  H01L27/11502 ,  H01L27/11507 ,  H01L28/57

Abstract: 形成有覆盖铁电电容器的层间绝缘膜(14)，在层间绝缘膜(14)形成有到达上部电极(11a)的接触孔(19)。并且，在层间绝缘膜(14)上形成有通过接触孔(19)而连接到上部电极(11a)的Al配线(17)。接触孔(19)的平面形状为椭圆形。

公开(公告)号：CN1922731A

公开(公告)日：2007-02-28

申请号：CN200480042133.X

申请日：2004-04-30

Applicant: 富士通株式会社

Inventor： 永井孝一

IPC: H01L27/105 ,  H01G4/33

CPC classification number: H01L27/11502 ,  H01L21/76801 ,  H01L21/76826 ,  H01L21/76828 ,  H01L21/76832 ,  H01L23/5329 ,  H01L23/53295 ,  H01L27/11507 ,  H01L28/57 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 形成铁电电容器(1)之后，在形成成为焊盘的布线(15)之前，形成氧化铝膜(11)作为抑制氢和水分扩散的扩散抑制膜。此后，形成布线(15)，再在其上形成SOG膜(16)。然后在SOG膜16上形成氮化硅膜(17)。

公开(公告)号：CN1716609A

公开(公告)日：2006-01-04

申请号：CN200510009571.2

申请日：2005-02-25

Applicant: 富士通株式会社

Inventor： 永井孝一 ,  菊池秀明 ,  佐次田直也 ,  尾崎康孝

IPC: H01L27/105 ,  H01L21/8239

Abstract: 本发明提供了一种半导体器件，该半导体器件包括：形成在半导体衬底10上的第一绝缘膜26、掩埋在形成的下至源/漏扩散层22的第一接触孔28a内的第一导电塞32、形成在第一绝缘膜26上的电容器44、形成在第一绝缘膜26上并覆盖电容器44的第一氢扩散阻止膜48、形成在第一氢扩散阻止膜上且表面被平坦化的第二绝缘膜50、形成在第一氢扩散阻止膜48上且表面被平坦化的第二氢扩散阻止膜52、形成在第二绝缘膜50上的第二氢扩散阻止膜52、掩埋在形成的下至电容器44的下电极38或上电极42的第二接触孔56内的第二导电塞62、掩埋在形成的下至第一导电塞32的第三接触孔58内的第三导电塞62、以及连接到第二导电塞62或第三导电塞62的互连件64。

公开(公告)号：CN1714452A

公开(公告)日：2005-12-28

申请号：CN03825573.1

申请日：2003-04-24

Applicant: 富士通株式会社

Inventor： 和泉宇俊 ,  斋藤仁 ,  佐次田直也 ,  西乡薰 ,  永井孝一

IPC: H01L27/105 ,  H01L27/108 ,  H01L21/8242

CPC classification number: H01L23/3192 ,  H01L21/76829 ,  H01L27/11502 ,  H01L27/11507 ,  H01L28/57 ,  H01L2924/0002 ,  H01L2924/19041 ,  H01L2924/00

Abstract: 在形成强电介质电容器(23)后，通过高密度等离子CVD法或常压CVD法形成表面的倾斜度小的绝缘膜(24)。然后在绝缘膜(24)上形成氧化铝膜(25)。按照这样的方法，不会发生氧化膜(25)的覆盖范围低的问题，并且可以确实保护强电介质电容器(23)。