公开(公告)号：CN101248523A

公开(公告)日：2008-08-20

申请号：CN200580051433.9

申请日：2005-09-01

Applicant: 富士通株式会社

Inventor： 佐次田直也

IPC: H01L21/8246 ,  H01L27/105

CPC classification number: H01L27/11502 ,  G11C11/22 ,  H01L21/76895 ,  H01L27/11507 ,  H01L28/55

Abstract: 形成在铁电电容器的下部电极下方的自取向膜与其下方的导电性插头之间，形成厚度为10nm以下的薄氧化铝膜，并阻断导电性插头中的晶粒取向对所述自取向膜的影响，还在所述氧化铝膜上形成薄的氮化膜，从而避免发生如下的问题，即，自取向膜中的金属元素被氧化膜表面的氧捕获从而不显出初期的自取向性。

公开(公告)号：CN100431155C

公开(公告)日：2008-11-05

申请号：CN200510009571.2

申请日：2005-02-25

Applicant: 富士通株式会社

Inventor： 永井孝一 ,  菊池秀明 ,  佐次田直也 ,  尾崎康孝

IPC: H01L27/105 ,  H01L21/8239

Abstract: 本发明提供了一种半导体器件，该半导体器件包括：形成在半导体衬底10上的第一绝缘膜26、掩埋在形成的下至源/漏扩散层22的第一接触孔28a内的第一导电塞32、形成在第一绝缘膜26上的电容器44、形成在第一绝缘膜26上并覆盖电容器44的第一氢扩散阻止膜48、形成在第一氢扩散阻止膜上且表面被平坦化的第二绝缘膜50、形成在第一氢扩散阻止膜48上且表面被平坦化的第二氢扩散阻止膜52、形成在第二绝缘膜50上的第二氢扩散阻止膜52、掩埋在形成的下至电容器44的下电极38或上电极42的第二接触孔56内的第二导电塞62、掩埋在形成的下至第一导电塞32的第三接触孔58内的第三导电塞62、以及连接到第二导电塞62或第三导电塞62的互连件64。

公开(公告)号：CN1650430A

公开(公告)日：2005-08-03

申请号：CN02829473.4

申请日：2002-12-25

Applicant: 富士通株式会社

Inventor： 佐次田直也

IPC: H01L27/105 ,  H01L21/314

Abstract: 一种半导体装置的制造方法，具有：在半导体基板1的上方形成第1绝缘膜（9）、（10）的工序；在上述第1绝缘膜（9）、（10）上形成具有下部电极（11a)和电介质膜（13a)以及上部电极（14c)的电容Q的工序；形成覆盖上述电容Q的第2绝缘膜（15）、（15a)、（16）的工序；在形成上述第2绝缘膜（15）、（15a)、（16）之后，在上述半导体基板1的背面形成应力控制绝缘膜（30）的工序。

公开(公告)号：CN101051627A

公开(公告)日：2007-10-10

申请号：CN200710104102.8

申请日：2003-04-24

Applicant: 富士通株式会社

Inventor： 和泉宇俊 ,  斋藤仁 ,  佐次田直也 ,  西乡薰 ,  永井孝一

IPC: H01L23/00 ,  H01L23/485 ,  H01L23/522 ,  H01L21/60 ,  H01L21/768 ,  H01L21/314

CPC classification number: H01L2924/0002 ,  H01L2924/00

Abstract: 在半导体基板上形成半导体元件后，在上述半导体元件的上方形成一个或两个以上的配线层。接着，在最上配线层的上方形成防止水分进入到其下层侧的水分进入防止膜。并且，在上述水分进入防止膜的上方，形成与上述半导体元件连接的焊盘按照这样的方法，可以更可靠地防止水分进入半导体元件中。

公开(公告)号：CN1316573C

公开(公告)日：2007-05-16

申请号：CN02829473.4

申请日：2002-12-25

Applicant: 富士通株式会社

Inventor： 佐次田直也

IPC: H01L21/314 ,  H01L27/105

Abstract: 一种半导体装置的制造方法，具有：在半导体基板(1)的上方形成第1绝缘膜(9)、(10)的工序；在上述第1绝缘膜(9)、(10)上形成具有下部电极(11a)和电介质膜(13a)以及上部电极(14c)的电容Q的工序；形成覆盖上述电容Q的第2绝缘膜(15)、(15a)、(16)的工序；在形成上述第2绝缘膜(15)、(15a)、(16)之后，在上述半导体基板(1)的背面形成应力控制绝缘膜(30)的工序。

公开(公告)号：CN1905194A

公开(公告)日：2007-01-31

申请号：CN200610006188.6

申请日：2006-01-25

Applicant: 富士通株式会社

Inventor： 伊藤昭男 ,  佐次田直也

IPC: H01L27/105 ,  H01L21/8239

CPC classification number: H01L27/11507 ,  H01L21/76816 ,  H01L21/76832 ,  H01L21/7684 ,  H01L23/544 ,  H01L27/105 ,  H01L27/11502 ,  H01L27/11509 ,  H01L28/57 ,  H01L28/65 ,  H01L2223/5446 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明提供一种半导体器件及其制造方法，其能够提高其中导电塞位于电容器正下方的孔的形成精度，并且该方法包括如下步骤：在第一绝缘膜(11)中的第一和第二孔(11a，11b)内形成第一和第二导电塞(32a、32b)；在防氧化绝缘膜(14)内形成第一开口(14a)；在第一开口(14a)中形成辅助导电塞(36a)；在辅助导电塞(36a)上形成电容器(Q)；在覆盖电容器(Q)的第二绝缘膜(41)中形成第三和第四孔(41a、41b)；在第四孔(41b)下面的防氧化绝缘膜(14)中形成第二开口(14b)；在第三孔(41a)中形成第三导电塞(47a)；以及在第三孔(41a)中形成第四导电塞(47b)。

公开(公告)号：CN1808717A

公开(公告)日：2006-07-26

申请号：CN200510072992.X

申请日：2005-05-25

Applicant: 富士通株式会社

Inventor： 彦坂幸信 ,  藤木充司 ,  和泉宇俊 ,  佐次田直也 ,  土手晓

IPC: H01L27/105 ,  H01L21/82

CPC classification number: H01L27/11507 ,  H01L21/76816 ,  H01L21/76832 ,  H01L21/7687 ,  H01L27/11502 ,  H01L28/57

Abstract: 本发明提供一种半导体器件，包括：半导体衬底；MOS晶体管，形成在所述半导体衬底中，并具有绝缘栅以及所述绝缘栅两侧的源/漏区；铁电电容器，形成在所述半导体衬底上方，并具有下电极、铁电层及上电极；金属膜，形成在所述上电极上，并且其厚度为所述上电极厚度的一半或更薄；层间绝缘膜，埋置所述铁电电容器及所述金属膜；导电栓，形成为穿过所述层间绝缘膜、到达所述金属膜，并包括导电胶膜和钨体；以及铝接线，形成在所述层间绝缘膜上，并连接至所述导电栓。本发明解决了在F电容器上采用W栓而可能产生的靠近上电极接触的新问题。

公开(公告)号：CN100442520C

公开(公告)日：2008-12-10

申请号：CN200610006188.6

申请日：2006-01-25

Applicant: 富士通株式会社

Inventor： 伊藤昭男 ,  佐次田直也

IPC: H01L27/105 ,  H01L21/8239

Abstract: 本发明提供一种半导体器件及其制造方法，其能够提高其中导电塞位于电容器正下方的孔的形成精度，并且该方法包括如下步骤：在第一绝缘膜(11)中的第一和第二孔(11a，11b)内形成第一和第二导电塞(32a、32b)；在防氧化绝缘膜(14)内形成第一开口(14a)；在第一开口(14a)中形成辅助导电塞(36a)；在辅助导电塞(36a)上形成电容器(Q)；在覆盖电容器(Q)的第二绝缘膜(41)中形成第三和第四孔(41a、41b)；在第四孔(41b)下面的防氧化绝缘膜(14)中形成第二开口(14b)；在第三孔(41a)中形成第三导电塞(47a)；以及在第三孔(41a)中形成第四导电塞(47b)。

公开(公告)号：CN1925160A

公开(公告)日：2007-03-07

申请号：CN200610006417.4

申请日：2006-01-20

Applicant: 富士通株式会社

Inventor： 佐次田直也

IPC: H01L27/105 ,  H01L21/8239

CPC classification number: H01L27/11502 ,  G11C11/22 ,  H01L27/11507 ,  H01L28/57 ,  H01L28/65

Abstract: 本发明提供铁电存储器件及其制造方法和半导体器件的制造方法。该铁电存储器件包括：形成在半导体衬底上的场效应晶体管；形成在半导体衬底上的层间绝缘膜，用以覆盖场效应晶体管；导电塞，其形成在层间绝缘膜中并与第一扩散区相接触；以及铁电电容器，其形成在层间绝缘膜上并与导电塞相接触，其中，所述铁电电容器包括铁电膜以及分别从上面和下面将铁电膜夹在中间的上电极和下电极，下电极与导电塞电连接；含氧层，其插入在导电塞与下电极之间；含氮层，其插入在含氧层与下电极之间；自对准层，其插入在含氮层与下电极之间。

公开(公告)号：CN101313401A

公开(公告)日：2008-11-26

申请号：CN200580052132.8

申请日：2005-11-25

Applicant: 富士通株式会社

Inventor： 佐次田直也

IPC: H01L21/8246 ,  H01L27/105

CPC classification number: H01L27/11507 ,  H01L28/57

Abstract: 一种半导体器件的制造方法，该半导体器件具有：形成有有源元件的半导体衬底，以覆盖上述有源元件的方式形成在上述半导体衬底上的防氧化膜，形成在上述防氧化膜上，并具有依次层叠下部电极、铁电膜以及上部电极的结构的铁电电容器，以覆盖上述铁电电容器的方式形成在上述防氧化膜上的层间绝缘膜；上述半导体器件的制造方法包括：在上述层间绝缘膜中，形成分别使上述上部电极以及下部电极露出的第一以及第二接触孔的工序；在上述层间绝缘膜中，形成使上述防氧化膜露出的开口部的工序；在上述层间绝缘膜中形成有上述第一以及第二接触孔和上述开口部的状态下，在氧化环境中对上述层间绝缘膜进行热处理的工序。