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公开(公告)号：CN109981431A
公开(公告)日：2019-07-05
申请号：CN201910198926.9
申请日：2019-03-15
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种CAN总线控制器数据存储电路及数据存储方法，通过设置信息处理模块实现CAN内核数据缓冲区与邮箱间的数据交互；寄存器和邮箱访问模块实现处理器与邮箱间的信息交互；RAM访问仲裁模块控制对邮箱的访问；本发明采用一块双端口RAM，该双端口RAM分为128个邮箱，通过信息处理模块的控制，使得对于任何一个发送邮箱，如果发送ID、帧信息无需改变，则每次仅需更新数据位即可；对于一个接收邮箱而言，接收的数据被处理器读出后，处理器可通过镜像寄存器，对其ID和mask位进行重新配置，以使该邮箱可以接收新的ID节点的数据；通过将邮箱进行编号存储数据，使得处理器能够明确知道数据来自哪个邮箱，无需进行ID译码。
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公开(公告)号：CN108829373A
公开(公告)日：2018-11-16
申请号：CN201810533118.9
申请日：2018-05-25
Applicant: 西安微电子技术研究所
IPC: G06F5/06
Abstract: 本发明一种异步fifo实现电路，包括fifo控制模块，以及基于异步时钟clk1和clk2设置的基于clk1的同步fifo1和基于clk2的同步fifo2；同步fifo1和同步fifo2中的数据宽度相同；fifo控制模块包括与基于clk1的同步fifo1交互的fifo1状态控制模块，与基于clk2的同步fifo2交互的fifo2状态控制模块，以及跨时钟域脉冲转换模块；fifo1状态控制模块和fifo2状态控制模块用于根据电路的输入信号分别对同步fifo1和同步fifo2进行状态控制；状态控制包括IDLE态、WR态和RD态；跨时钟域脉冲转换模块用于clk1时钟域和clk2时钟域之间脉冲信号的转换。
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Patent Agency Ranking
公开(公告)号：CN118605947A
公开(公告)日：2024-09-06
申请号：CN202410754771.3
申请日：2024-06-12
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种支持异常嵌套的RISC‑V处理器、容错系统和方法，基于RISC‑V处理器支持的嵌套层数N，N≥1，RISC‑V处理器内设置有嵌套层数指示寄存器mhier，嵌套层数指示寄存器mhier最大数值为N，最小值为0，嵌套层数指示寄存器mhier每位数值均配套设置有一套mcause、mepc、mstatus、mtval以及用户自定义与异常相关寄存器。能够支持处理器中异常的嵌套，嵌套次数可根据应用需求进行设计实现。
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公开(公告)号：CN117973287A
公开(公告)日：2024-05-03
申请号：CN202410223039.3
申请日：2024-02-28
Applicant: 西安微电子技术研究所
IPC: G06F30/34
Abstract: 本发明公开了一种面向安全实时应用MCU的中断控制系统和方法，包括处理器模块CPU、中断控制器模块IRQCTRL、中断集中管理模块IRQ_PREMANGE、系统总线模块SYSTEM_BUS和多个功能模块；当某个功能模块发生irq0中断时，功能模块输出irq0中断请求至中断集中管理模块，中断集中管理模块经过中断优先级判定及状态存储后输出中断请求int0或int1给中断控制器；当某个功能模块发生irq1中断时，irq1直接输出到中断控制器模块；中断控制器模块接收到int0/int1或irq1后，经过优先级判定及状态存储后，通过irqreq/irqack信号与处理器模块进行交互，控制处理器模块进入中断服务程序处理当前中断，处理器模块完成中断处理后，告知中断控制器模块并退出中断服务程序。
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公开(公告)号：CN115630598A
公开(公告)日：2023-01-20
申请号：CN202211348841.2
申请日：2022-10-31
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种支持不同封装形式的管脚复用方法和系统，包括以下过程，将不同的封装形式管脚复用进行分割，每种封装形式单独进行管脚复用控制管理，形成封装形式选择配置；将封装形式选择配置写到非易失性存储体中，通过读取非易失性存储体中的封装形式选择配置，通过封装形式选择配置来选择具体封装形式下的复用管脚。在不增加额外管脚的情况下，实现不同封装形式下管脚复用的快速切换，实现芯片不同封装形式下的有效管脚复用，降低用户使用复杂度。
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公开(公告)号：CN110806899B
公开(公告)日：2021-08-24
申请号：CN201911061832.3
申请日：2019-11-01
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种基于指令扩展的流水线紧耦合加速器接口结构，包括相关检测模块和加速引擎，相关检测模块设置在译码级，用于检测加速指令对于寄存器文件RF访问的数据相关；当加速指令进入译码级后，启动相关检测模块，输入寄存器文件RF访问请求，仅当判断有相关产生，产生阻塞应答信号；加速引擎设置在运算执行级，由译码级通过级间寄存器reg3发出的加速器访问请求信号激活加速引擎部件，此时运算执行部件处于旁路状态，运算执行部件与加速器的访问应答进入多路选择器MUX1，多路选择器MUX1将在加速指令标识信号作用下选择相应的结果发往级间寄存器reg4。本发明具有极强的通用性，适用于多数处理器系统。
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公开(公告)号：CN112036117A
公开(公告)日：2020-12-04
申请号：CN202010889797.0
申请日：2020-08-28
Applicant: 西安微电子技术研究所
IPC: G06F30/398 , G06F11/10
Abstract: 本发明公开了一种适用于多种位宽并行输入数据的CRC校验控制系统，AHB接口单元实现对AHB访问协议的解析；CRC计算单元对数据源进行CRC计算后，将CRC值进行输出；CRC预置值单元用于和CRC计算的结果进行比较；比较单元实现对校验值和预置值进行比对；计数单元实现对校验过程进行超时计数和对数据源进行计数，生成中断产生单元所需的条件；中断产生单元实现控制系统对外中断的产生。通过采用基于校验数据源选择最佳计算多项式的机制、数据并行校验机制以及中断控制处理机制等，实现对不同数据源采用不同多项式的快速并行校验，同时又能通过中断处理机制，提升控制系统工作的可靠性，解决了嵌入系统、SoC系统内数据可靠性问题。
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