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公开(公告)号：CN119558246A
公开(公告)日：2025-03-04
申请号：CN202411664145.1
申请日：2024-11-20
Applicant: 西安微电子技术研究所
IPC: G06F30/333 , G01R31/28
Abstract: 本发明提供一种包含片内振荡器的MCU电路结构及测试方法，主要针对默认时钟为片内振荡器的MCU，在MCU总线上挂接有模式控制寄存器，该模式控制寄存器用于控制MCU在正常工作模式、回环测试模式和片外时钟测试模式切换，其中，回环测试模式用于通过模块互连配置将多个同一功能通信模块输入输出管脚相连，进行批量ATE测试；片外时钟测试模式用于采用片外时钟输入，进行单路通信模块及复杂通信模块的ATE测试。本发明在不增加MCU对外管脚以及不增加ATE测试板外围器件的情况下，可以完成包含片内振荡器MCU的全模块全功能测试，且支持MCU的批量测试。
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公开(公告)号：CN117555834A
公开(公告)日：2024-02-13
申请号：CN202311368472.8
申请日：2023-10-20
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种动态可重构的菊花链型中断控制器扩展结构、方法及系统，在原先菊花链型中断控制器扩展结构下，加入了动态可重构设计结构，该结构包括可编程中断源模块、选择器和选择控制单元，该结构不影响原先中断控制器结构和性能，增加的可编程中断源模块，实现全系统的中断源任意绑定，提高系统应用的灵活性。通过选择器和选择控制单元的结合可以切换原先菊花链中断控制模块或中断源动态可配置中断控制模块，二者可以根据用户灵活配置，适用性强。因此，本发明提出的扩展结构可以实现任意中断嵌套，解决原先中断控制器的菊花链型串行结构无法满足任意中断嵌套的缺陷，从而得到可扩展且可动态配置中断源，使每一路优先级可以任意配置。
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公开(公告)号：CN110806899A
公开(公告)日：2020-02-18
申请号：CN201911061832.3
申请日：2019-11-01
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种基于指令扩展的流水线紧耦合加速器接口结构，包括相关检测模块和加速引擎，相关检测模块设置在译码级，用于检测加速指令对于寄存器文件RF访问的数据相关；当加速指令进入译码级后，启动相关检测模块，输入寄存器文件RF访问请求，仅当判断有相关产生，产生阻塞应答信号；加速引擎设置在运算执行级，由译码级通过级间寄存器reg3发出的加速器访问请求信号激活加速引擎部件，此时运算执行部件处于旁路状态，运算执行部件与加速器的访问应答进入多路选择器MUX1，多路选择器MUX1将在加速指令标识信号作用下选择相应的结果发往级间寄存器reg4。本发明具有极强的通用性，适用于多数处理器系统。
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公开(公告)号：CN107085560B
公开(公告)日：2019-12-03
申请号：CN201710300299.6
申请日：2017-04-28
Applicant: 西安微电子技术研究所
IPC: G06F13/40
Abstract: 本发明公开了一种EMIF接口与AHB/APB时序桥接电路及其控制方法，所述桥接电路通过EMIF接口与外部DSP连接，桥接电路包括：DSP信号同步模块、DSP操作检测模块、地址映射控制器、数据位宽匹配器、AHB/APB时序生成状态机及配置寄存器。所述桥接电路集成于SoC片内，通过EMIF接口与外部DSP连接，完成对DSP访问时序的解析、拼接以及转换功能，最终实现对于片内资源的高效操作。所述桥接电路最多支持DSP对16路AHB/APB从机的访问控制。
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公开(公告)号：CN110008162A
公开(公告)日：2019-07-12
申请号：CN201910232887.X
申请日：2019-03-26
Applicant: 西安微电子技术研究所
IPC: G06F13/40
Abstract: 本发明的缓冲接口电路，包括通道一访问控制模块、通道二访问控制模块、通道选择寄存器、MUX单元、同步一模块、同步二模块、双端口缓冲区和外设访问缓冲区控制模块；通道一访问控制模块和通道二访问控制模块一端分别对应连接片内一级总线和片内二级总线，另一端通过MUX单元选择后与双端口缓冲区连接；通道一访问控制模块和通道二访问控制模块分别通过同步一模块和同步二模块与外设访问缓冲区控制模块进行控制信息交互；外设访问缓冲区控制模块的一端连接双端口缓冲区，另一端连接外设模块；实现片内多级总线和外设的高效率数据交互，在保证传输正确可靠的前提下提升性能和效率，有效的解决了内部多级总线主机和外设接口之间数据高效率传输的问题。
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Patent Agency Ranking
公开(公告)号：CN108763760A
公开(公告)日：2018-11-06
申请号：CN201810533154.5
申请日：2018-05-29
Applicant: 西安微电子技术研究所
CPC classification number: G06F17/5081 , G06F13/1668
Abstract: 本发明公开了一种基于两级BOOT结构的系统级芯片，包括存储器控制器，存储控制器通过片内总线连接处理器，片内总线连接片内ROM；其中存储器控制器连接存储区一和存储区二；其中存储区一包括串行PROM和并行MRAM，且存储器控制器同一时刻访问串行PROM或并行MRAM；存储区二为并行SRAM；其中片内ROM存储一级BOOT指令，且处理器访问片内ROM存储的内容；其中存储区一中存储二级BOOT指令和用户程序；其中处理器接入BOOTSEL控制引脚；存储器控制器接入ROMSEL控制引脚。采用硬件控制的方式选择上电复位的启动地址和访问的片外存储体类型，并且基于两级BOOT结构实现系统级芯片的三种上电启动方式。
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公开(公告)号：CN117573605A
公开(公告)日：2024-02-20
申请号：CN202311489879.6
申请日：2023-11-09
Applicant: 西安微电子技术研究所
IPC: G06F15/78
Abstract: 本发明公开了一种基于CORTEX‑R4架构的SoC结构，包括系统处理器、EMIF1控制器、EMIF2控制器、管脚复用控制模块IOMAX和若干个功能外设模块；系统处理器为CORTEX‑R4处理器内核；系统处理器和若干个功能外设模块集成在片内总线系统BUS MATRIX上；系统处理器的TCM地址空间三套接口的ATCM、B0TCM和B1TCM分别外接片内FLASH模块、EMIF1控制器和片内SRAM存储器；EMIF2控制器支持大容量存储器的访问控制，EMIF2控制器的引脚EMIF2IO和EMIF1控制器的引脚EMIF1IO均通过管脚复用控制模块IOMAX控制，EMIF2控制器和EMIF1控制器的对外引脚为EMIF IO MUX；外部引脚MODE输入给管脚复用控制模块IOMAX，决定模块内部寄存器MODE REG的复位值，MODE REG复位后通过片内总线接口进行配置。
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公开(公告)号：CN111740743B
公开(公告)日：2023-07-14
申请号：CN202010555072.8
申请日：2020-06-17
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种支持串行和并行模式的低开销AD控制器电路，AD控制器连接3个AD转换器，AD控制器内部包括1个串行控制器、3个并行子控制器、1套全局寄存器、3套子控制器寄存器、1个FIFO控制模块、1个MUX单元和1个片内访问接口；AD控制器通过片内访问接口接收SoC片内主控处理器的访问请求，实现全局寄存器以及子控制器的配置，实现AD控制器对AD转换器的控制，并将转换的数字结果存储到FIFO控制模块内，转换结束后SoC片内主控单元判断全局寄存器中的转换完成状态位置位或根据接收中断输出信号从FIFO中读取转换结果。本发明设计结构清晰、控制逻辑简单，且具有较高的可移植性和可复用性，可应用于不同架构的多种芯片中。
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公开(公告)号：CN116401201A
公开(公告)日：2023-07-07
申请号：CN202310335219.6
申请日：2023-03-30
Applicant: 西安微电子技术研究所
IPC: G06F15/17 , G06F13/362 , G06F13/40 , G06F13/12
Abstract: 本发明公开了一种AHB‑lite总线矩阵的结构，包括：输入输出控制模块分别与主机、地址译码及从机信号传送模块进行信息交互；从机控制模块连接从机；主机控制模块与所有的从机控制模块相连接，进行信息交互；一个主机对应一个主机控制模块，一个从机对应从机控制模块。本发明实现了基于AHB‑lite总线矩阵的多主机多从机的并行访问；同时本发明控制逻辑通用性强，可扩展性好，易于扩展，应用灵活性高。基于无总线访问冲突时的各主机总线访问可以直接传递到从机，加速访问速率；基于AHB‑lite的两级流水，支持多主多从的无缝高效总线访问。
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公开(公告)号：CN111651400B
公开(公告)日：2023-05-02
申请号：CN202010478887.0
申请日：2020-05-29
Applicant: 西安微电子技术研究所
IPC: G06F15/78 , G06F9/30 , G06F12/1081
Abstract: 本发明公开了一种具有匹配查询索引结构的存储空间访问方法及系统，包括：发起读写访问请求，所述访问请求包括请求编号和访问信号；根据所述访问编号，查询寄存器组中与所述访问编号相匹配的编号所对应的寄存器，并获取该寄存器中存储的匹配编号；根据获取的所述匹配编号，索引到所述匹配编号对应的索引寄存器，获取所述索引寄存器中存储的索引号，根据获取的所述索引号提取存储空间中与所述索引号对应的头域的偏移地址；根据提取的所述偏移地址和所述访问信号生成用于读写访问存储空间所需的控制信号；根据所述控制信号读写访问所述存储空间。本发明可精简主设备的访问接口，快速实现对目的空间的访问。
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