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公开(公告)号：CN109189719B
公开(公告)日：2022-04-19
申请号：CN201810848066.4
申请日：2018-07-27
Applicant: 西安微电子技术研究所
IPC: G06F15/78
Abstract: 本发明公开了一种片内容错存储的复用结构及方法，包括总线，总线通过总线接口连接至片内存储容错控制器，片内存储容错控制器输出端连接有第一地址译码器和第二地址译码器，第一地址译码器的输出端连接有片内存储区，第二地址译码器的输出端通过拼接逻辑连接至多路选择器，且第一地址译码器的输出端也连接至多路选择器，所述多路选择器的输出端连接至片内存储容错校验区。本发明不受存储器件类型的限制，容错校验算法的限制，在不降低系统其他部位效率的前提下，能利用校验区够扩展片内有效存储空间，提升系统访问效率和整体性能。
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公开(公告)号：CN108712165B
公开(公告)日：2021-08-31
申请号：CN201810551711.6
申请日：2018-05-31
Applicant: 西安微电子技术研究所
IPC: H03K19/0175 , G06F13/40
Abstract: 本发明通过一种用于异步交互接口监测的管脚复用电路，监测信号为异步时钟域1和时钟域2间交互的信号，寄存器配置模块对监测管脚和功能管脚复用进行寄存器配置；监测管脚控制模块根据寄存器配置模块输出的N个监测使能对异步时钟域1和时钟域2的N个监测信号进行选择，最终输出1个监测信号为监测输出信号；功能管脚控制模块根据寄存器配置模块输出的功能管脚配置对M个功能管脚的复用进行控制管理，最终获取1个功能信号；管脚选择复用模块根据寄存器配置模块输出的监测功能选择信号，对监测管脚控制模块输出的监测输出信号，以及功能管脚控制模块的功能输入信号、功能输出信号和功能方向选择信号进行管脚复用判定，完成最终的管脚复用功能。
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公开(公告)号：CN111913097A
公开(公告)日：2020-11-10
申请号：CN202010872819.2
申请日：2020-08-26
Applicant: 西安微电子技术研究所
IPC: G01R31/28
Abstract: 本发明公开了一种用于测试SoC功能的测试电路、测试方法和SoC，当测试模式控制寄存器配置SoC为测试模式时，管脚复用选择模块切换并行PROM复用管脚选择片外测试用并行PROM接口，此时：片内测试加载程序控制器用于通过片外测试用并行PROM接口加载SoC功能测试程序，并用于将加载的SoC功能测试程序搬运至片内存储器控制器中的片内SRAM；处理器用于执行片内SRAM中的SoC功能测试程序，进行SoC功能测试。本发明可在不增加SoC管脚数的情况下，实现测试程序并行加载，从而可在ATE测试机台上快速完成SoC功能测试，降低电路测试成本。
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公开(公告)号：CN110188059B
公开(公告)日：2020-10-27
申请号：CN201910411859.4
申请日：2019-05-17
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了数据有效位统一配置的流控式FIFO缓存结构及方法，包括第一FIFO和第二FIFO，第一FIFO和第二FIFO共同连接至用于选择全双工模式或半双工模式的全双工模式配置寄存器。本发明能够提高与主机接口的数据传输效率，减少通过软件进行数据整合的开销，并且设计硬件管理的流控模式从而避免FIFO的溢出现象。
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公开(公告)号：CN108829373B
公开(公告)日：2020-08-18
申请号：CN201810533118.9
申请日：2018-05-25
Applicant: 西安微电子技术研究所
IPC: G06F5/06
Abstract: 本发明一种异步fifo实现电路，包括fifo控制模块，以及基于异步时钟clk1和clk2设置的基于clk1的同步fifo1和基于clk2的同步fifo2；同步fifo1和同步fifo2中的数据宽度相同；fifo控制模块包括与基于clk1的同步fifo1交互的fifo1状态控制模块，与基于clk2的同步fifo2交互的fifo2状态控制模块，以及跨时钟域脉冲转换模块；fifo1状态控制模块和fifo2状态控制模块用于根据电路的输入信号分别对同步fifo1和同步fifo2进行状态控制；状态控制包括IDLE态、WR态和RD态；跨时钟域脉冲转换模块用于clk1时钟域和clk2时钟域之间脉冲信号的转换。
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Patent Agency Ranking
公开(公告)号：CN110798205A
公开(公告)日：2020-02-14
申请号：CN201911114801.X
申请日：2019-11-14
Applicant: 西安微电子技术研究所
IPC: H03K21/40
Abstract: 本发明公开了一种正交编码脉冲信号的零位检测方法及系统，通过将输入信号转换为计数方向信号、计数脉冲信号和零位脉冲信号，根据检测到的第一个零位脉冲信号确定初始零位，将初始零位发生时的正交编码脉脉冲信号的沿变信息、位置计数值和计数方向信号生成历史记录表，根据发生反向变化时的位置计数值进行反向预测得到预测零位信号信息，如果反向后的正交编码脉冲信号的零位信号信息与预测零位信号信息一致，则反向后的零位点；如果反向后的正交编码脉冲信号的零位信号信息与预测零位信号信息不一致，则以反向后的正交编码脉冲信号的零位信号信息为初始零位，本发明能够实现正交脉冲信号的自适应零位检测，有效提高电机控制系统的控制精度。
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公开(公告)号：CN109960664A
公开(公告)日：2019-07-02
申请号：CN201910208863.0
申请日：2019-03-19
Applicant: 西安微电子技术研究所
IPC: G06F12/02
Abstract: 本发明公开了一种多模块共享的容量统一分配并独立使用的FIFO控制装置，该装置包括N个block、K个小容量FIFO和配置共享FIFO单元；block用于发送和接收数据实现与外部的通信；配置共享FIFO单元用于读取各block对K个小容量FIFO的读写访问信号，实现为各block配置FIFO容量、分发和收集各block对FIFO的控制；其中，block为功能模块；FIFO的上限地址回环边界根据配置的FIFO容量变化。该装置能够减小芯片面积和降低芯片成本；该装置结构简单，易于实现，具有较高的可移植性。
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公开(公告)号：CN110798205B
公开(公告)日：2023-02-07
申请号：CN201911114801.X
申请日：2019-11-14
Applicant: 西安微电子技术研究所
IPC: H03K21/40
Abstract: 本发明公开了一种正交编码脉冲信号的零位检测方法及系统，通过将输入信号转换为计数方向信号、计数脉冲信号和零位脉冲信号，根据检测到的第一个零位脉冲信号确定初始零位，将初始零位发生时的正交编码脉脉冲信号的沿变信息、位置计数值和计数方向信号生成历史记录表，根据发生反向变化时的位置计数值进行反向预测得到预测零位信号信息，如果反向后的正交编码脉冲信号的零位信号信息与预测零位信号信息一致，则反向后的零位点；如果反向后的正交编码脉冲信号的零位信号信息与预测零位信号信息不一致，则以反向后的正交编码脉冲信号的零位信号信息为初始零位，本发明能够实现正交脉冲信号的自适应零位检测，有效提高电机控制系统的控制精度。
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公开(公告)号：CN111913097B
公开(公告)日：2022-11-29
申请号：CN202010872819.2
申请日：2020-08-26
Applicant: 西安微电子技术研究所
IPC: G01R31/28
Abstract: 本发明公开了一种用于测试SoC功能的测试电路、测试方法和SoC，当测试模式控制寄存器配置SoC为测试模式时，管脚复用选择模块切换并行PROM复用管脚选择片外测试用并行PROM接口，此时：片内测试加载程序控制器用于通过片外测试用并行PROM接口加载SoC功能测试程序，并用于将加载的SoC功能测试程序搬运至片内存储器控制器中的片内SRAM；处理器用于执行片内SRAM中的SoC功能测试程序，进行SoC功能测试。本发明可在不增加SoC管脚数的情况下，实现测试程序并行加载，从而可在ATE测试机台上快速完成SoC功能测试，降低电路测试成本。
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公开(公告)号：CN109308283B
公开(公告)日：2022-11-22
申请号：CN201811013046.1
申请日：2018-08-31
Applicant: 西安微电子技术研究所
IPC: G06F15/78
Abstract: 本发明提供一种SoC片上系统及其外设总线切换方法，包括，AHB总线，APB总线，DSP EMIF接口，DSP地址译码逻辑，数据交互单元，EMIF‑AHB/APB总线桥电路，AHB从机，APB从机，总线切换控制器；所述DSP地址译码逻辑通过EMIF接口的访问地址将DSP对片内的访问分别传递给总线切换控制器、数据交互单元和EMIF‑AHB/APB总线桥电路。本发明实现了芯片与片外RISC处理器的直接通讯，提高数据通讯效率。相比于通过数据交互RAM访问控制片上外设，具有较高的访问效率。同时，片上处理器核和片外的DSP形成片上外设的双主机机制，使得系统具有了更高的可靠性。
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