公开(公告)号：CN109189719B

公开(公告)日：2022-04-19

申请号：CN201810848066.4

申请日：2018-07-27

Applicant: 西安微电子技术研究所

Inventor： 刘思源 ,  刘振昊 ,  肖建青 ,  谢琰瑾 ,  郭娜娜

IPC: G06F15/78

Abstract: 本发明公开了一种片内容错存储的复用结构及方法，包括总线，总线通过总线接口连接至片内存储容错控制器，片内存储容错控制器输出端连接有第一地址译码器和第二地址译码器，第一地址译码器的输出端连接有片内存储区，第二地址译码器的输出端通过拼接逻辑连接至多路选择器，且第一地址译码器的输出端也连接至多路选择器，所述多路选择器的输出端连接至片内存储容错校验区。本发明不受存储器件类型的限制，容错校验算法的限制，在不降低系统其他部位效率的前提下，能利用校验区够扩展片内有效存储空间，提升系统访问效率和整体性能。

公开(公告)号：CN109189719A

公开(公告)日：2019-01-11

申请号：CN201810848066.4

申请日：2018-07-27

Applicant: 西安微电子技术研究所

Inventor： 刘思源 ,  刘振昊 ,  肖建青 ,  谢琰瑾 ,  郭娜娜

IPC: G06F15/78

Abstract: 本发明公开了一种片内容错存储的复用结构及方法，包括总线，总线通过总线接口连接至片内存储容错控制器，片内存储容错控制器输出端连接有第一地址译码器和第二地址译码器，第一地址译码器的输出端连接有片内存储区，第二地址译码器的输出端通过拼接逻辑连接至多路选择器，且第一地址译码器的输出端也连接至多路选择器，所述多路选择器的输出端连接至片内存储容错校验区。本发明不受存储器件类型的限制，容错校验算法的限制，在不降低系统其他部位效率的前提下，能利用校验区够扩展片内有效存储空间，提升系统访问效率和整体性能。