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公开(公告)号：CN115328658A
公开(公告)日：2022-11-11
申请号：CN202211045594.9
申请日：2022-08-30
Applicant: 无锡江南计算技术研究所
IPC: G06F9/50
Abstract: 本发明公开了一种支持混合精度运算的数据访存方法及装置，涉及人工智能技术领域，包括：获取存储数据精度库和运算数据精度库，生成访存指令库；判断访存指令类型；为存储访存指令时，选取对应的访存指令，将与访存指令一起发来的待存储的运算数据转换成目标存储器的存储数据精度格式数据，送入至目标存储器进行存储；为运算访存指令时，选取对应的访存指令，将存储器发出的数据转换成目标运算程序的运算数据精度格式数据，送入至目标运算程序进行运行。本发明使用较小的处理代价，高效实现了统一数据存储格式的目的，且数据精度灵活可配，支持多种精度运算，另外在线的转置模式可以有效提高处理器性能。
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公开(公告)号：CN115328619A
公开(公告)日：2022-11-11
申请号：CN202211038503.9
申请日：2022-08-29
Applicant: 无锡江南计算技术研究所
Abstract: 本申请公开了一种支持阵列私有和共享数据访问的地址标识方法及装置，其方法包括：当检测到芯片阵列内任意一个源计算核心执行访存指令时，计算出访问地址；基于访问地址判断访存指令的访问类型；当确定访问类型为共享空间访问时，基于源计算核心的请求转发部件将访存指令的请求转发至芯片阵列的局域网络；基于局域网络将访存指令的请求发送至目标计算核心，并由目标计算核心的访存部件对本地存储数据进行访问；对访存指令、访存指令的访问类型以及目标计算核心进行标识。本方法可支持阵列内私有和共享数据访问两种方式，通过在阵列内进行解析处理和路由访问，使得芯片具有轻量级和处理简单的特征，且还可有效改善计算性能以及数据访问速率。
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公开(公告)号：CN115328404A
公开(公告)日：2022-11-11
申请号：CN202211017009.4
申请日：2022-08-24
Applicant: 无锡江南计算技术研究所
Abstract: 本发明公开了一种支持数据在线重组的DMA访存方法及装置，涉及数据处理技术领域，包括：DMA引擎收到DMA传输指令时，判断DMA传输指令中是否有数据重组指示，若是则获取数据传输方向以及数据重组参数信息；DMA引擎将收到的DMA指令解析并拆分为访问请求发送至传输方向上游存储；DMA引擎收到上游存储发来的访问响应数据时，将响应数据重组存放于DMA引擎内部的数据缓冲中；当数据缓冲收齐本次DMA传输指令中的所有数据，按照DMA传输指令中的数据重组参数，以重组后的格式转发给下游存储。本发明支持数据在线重组，使得数据重组过程对运算核心透明，为程序员编程提供便利性和灵活性，降低数据格式转变的实现代价和功耗。
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公开(公告)号：CN115269010A
公开(公告)日：2022-11-01
申请号：CN202210966719.5
申请日：2022-08-12
Applicant: 无锡江南计算技术研究所
Abstract: 本发明提供一种支持处理功能扩展的指令构建方法及装置，属于高性能微处理器设计技术领域。该方法包括如下步骤：S1：从处理器中获取目标源操作数；S2：将目标功能描述符存储于目标源操作数；S3：控制加速器对目标源操作数中的目标功能描述符进行解析获取目标指令功能。本发明将目标功能描述符存储在目标源操作数中，实现描述指令功能，由加速器对输入的功能描述符进行解析来识别指令功能，因此可以在不扩展指令长度的前提下进一步扩展指令的功能。
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公开(公告)号：CN110716797A
公开(公告)日：2020-01-21
申请号：CN201910852485.X
申请日：2019-09-10
Applicant: 无锡江南计算技术研究所
Abstract: 本发明涉及计算机体系结构与处理器微结构技术领域，具体为一种面向多请求来源的DDR4性能平衡调度结构及方法。一种面向多请求来源的DDR4性能平衡调度结构，包括多个访存请求调度缓冲，用于提高对应访存请求来源的访存带宽；多来源的连续仲裁部件，用于选择出一个访存请求进行发射；DDR4存储器件，用于接收多来源的连续仲裁部件发射的访存请求。一种面向多请求来源的DDR4性能平衡调度方法，包括L1.对每个访存请求来源的访存请求均设置一个访存请求调度缓冲；L2.多来源的连续仲裁部件通过仲裁策略选择出一个访存请求进行发射。本申请面向多请求来源分别设置多个访存请求调度缓冲，能够在提高访存带宽的同时，减少对访存延迟的影响，提高了系统的综合访存性能。
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Patent Agency Ranking
公开(公告)号：CN110674614A
公开(公告)日：2020-01-10
申请号：CN201910864147.8
申请日：2019-09-12
Applicant: 无锡江南计算技术研究所
IPC: G06F30/392
Abstract: 本发明提供一种基于RX MASK中心点阵的信号眼图分析方法，涉及存储系统工程化技术领域，包括以下步骤：S1：获取存储数据信号仿真眼图；S2：自定义有效Rx MASK规格尺寸；S3：统计有效Rx MASK中心点阵；S4：基于MASK中心点阵对存储信号眼图进行分析评价；S5：获得最佳中心点以及摆幅裕量和时序裕量。本发明一种基于RX MASK中心点阵的信号眼图分析方法优选互连拓扑参数，优化访存信号通道，量化存储数据信号眼图质量评判标准，并确保存储系统有充分的设计裕量，还可以模拟训练机制的作业过程，根据摆幅和时序优先级权重配比，选择最恰当的中心点，计算对应的摆幅裕量、时序裕量。
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公开(公告)号：CN110674614B
公开(公告)日：2023-04-07
申请号：CN201910864147.8
申请日：2019-09-12
Applicant: 无锡江南计算技术研究所
IPC: G06F30/392
Abstract: 本发明提供一种基于RX MASK中心点阵的信号眼图分析方法，涉及存储系统工程化技术领域，包括以下步骤：S1：获取存储数据信号仿真眼图；S2：自定义有效Rx MASK规格尺寸；S3：统计有效Rx MASK中心点阵；S4：基于MASK中心点阵对存储信号眼图进行分析评价；S5：获得最佳中心点以及摆幅裕量和时序裕量。本发明一种基于RX MASK中心点阵的信号眼图分析方法优选互连拓扑参数，优化访存信号通道，量化存储数据信号眼图质量评判标准，并确保存储系统有充分的设计裕量，还可以模拟训练机制的作业过程，根据摆幅和时序优先级权重配比，选择最恰当的中心点，计算对应的摆幅裕量、时序裕量。
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公开(公告)号：CN115328553A
公开(公告)日：2022-11-11
申请号：CN202211017025.3
申请日：2022-08-24
Applicant: 无锡江南计算技术研究所
IPC: G06F9/38
Abstract: 本发明公开了一种支持非线性函数扩展功能的并行查表方法及装置，涉及人工智能技术领域，包括：将非线性函数分割成若干区间，每个区间内函数值由线性函数表示，其中线性函数系数存放在查找表内，查找表位于局部存储内；进行多格式数据转换，根据函数种类指示符中的数据格式字段，针对输入源操作数的格式，进行展开并移位至预定小数点位置；获取上述数据放置规则，计算出并行查表的表内偏移地址；向量查询基地址和表内偏移地址相加，得到待访问元素的存放地址。本发明可以在普通单端口或双端口存储器上快速实现因变量到表内偏移的转化，并实现向量查表的方法，提升向量计算结构、通用寄存器等资源的利用率，从而优化流水线性能。
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公开(公告)号：CN110727401A
公开(公告)日：2020-01-24
申请号：CN201910846714.7
申请日：2019-09-09
Applicant: 无锡江南计算技术研究所
IPC: G06F3/06
Abstract: 一种访存系统，计算机体系结构与处理器微结构设计技术领域。系统包括存储控制器和存储器；存储器为由两组存储颗粒构成的128位存储器，每组存储颗粒为64位；存储控制器包括用户接口、第一控制通路CCH0、第二控制通路CCH1、第一数据通路DCH0和第二数据通路DCH1；用户接口用于接收上层访存请求并将其分发至第一控制通路CCH0、第二控制通路CCH1、第一数据通路DCH0和第二数据通路DCH1，之后负责收集响应并返回；在单通道模式下，第一控制通路CCH0或第二控制通路CCH1用于同时管理第一数据通路DCH0和第二数据通路DCH1；在双通道模式下，第一控制通路CCH0和第二控制通路CCH1分别管理第一数据通路DCH0和第二数据通路DCH1。本发明能灵活配置成支持高可靠的应用场景和高带宽的应用场景。
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公开(公告)号：CN110688094B
公开(公告)日：2021-01-26
申请号：CN201910861698.9
申请日：2019-09-12
Applicant: 无锡江南计算技术研究所
IPC: G06F7/72
Abstract: 本发明属于计算机整数乘法校验设计技术领域，特别涉及一种基于并行压缩循环的余数运算电路及方法。包括多个输入端，分别用于输入多个同位宽的二进制数；模加法器，用于输出求余结果；一层或多层进位保留加法器组件，设置在多个输入端和模加法器之间；每一层进位保留加法器组件包括一个或者多个进位保留加法器；最上层的进位保留加法器的两个输出连接至模加法器的输入，其余每层进位保留加法器的和输出作为下层进位保留加法器的输入，其余每层进位保留加法器的进位输出向最左移动1位以后作为下层进位保留加法器的输入；同位宽的二进制数由整数拆分而成。仅在最后输出一级采用了模加法器，而中间级均采用进位保留加法器提高了电路的时序性能。
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