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公开(公告)号：CN104202513A
公开(公告)日：2014-12-10
申请号：CN201410306767.7
申请日：2014-06-30
Applicant: 北京控制工程研究所
IPC: H04N5/232
Abstract: 一种基于FPGA的通用多模式图像预处理方法，步骤如下：处理器设置预处理电路的存图模式，共有原图模式、自适应灰度加权滤波模式和窗口模式三种；原图模式：依据行场信号，将数据顺次存入片外存储器；滤波模式：图像数据进行自适应梯度加权滤波后，仅将像素大于0的有效像元的原始灰度值、滤波灰度值及行、列位置信息进行存储；开窗模式：进行窗口截取处理，每帧图像数据的第一字节为窗口编号，第二字节为行编号，后续字节为像元数据；依据窗口编号和行编号计算该行首个像元存储位置，然后以该地址为首地址存储后续像元数据。本发明提高了图像预处理电路的存储效率，提升了系统处理运算性能。
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公开(公告)号：CN103472387A
公开(公告)日：2013-12-25
申请号：CN201310396314.3
申请日：2013-09-04
Applicant: 北京控制工程研究所
IPC: G01R31/3177
Abstract: 本发明公开了一种适用于反熔丝型FPGA的通用在线测试系统及方法，由被测功能模块和在线测试模块两部分组成，二者之间通过可配置位宽的并行总线连接；被测功能模块为需要进行实时检测的功能模块，可以是系统内的任一组成模块；在线测试模块为具体实现敏感信号实时检测、数据采样与输出的模块，包含一个或多个子在线测试模块；每个子在线测试模块均由三部分组成，控制模块、内部信号采样分析模块和内部信号结果输出控制模块。本发明具有实现方式简单、资源消耗低、适用范围广、可靠性高的优点。
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公开(公告)号：CN106325767B
公开(公告)日：2019-02-15
申请号：CN201610677216.0
申请日：2016-08-16
Applicant: 北京控制工程研究所
IPC: G06F3/06
Abstract: 一种基于时间参数拟合处理的异步数据存储方法，首先将目标原始数据预置异步存储单元中，获取目标数据后存储至异步存储单元中，并根据当前FPGA确定采集时刻点数量，然后对目标数据按照采集时刻点进行数据采集，得到采集时刻点确认集合，将采集时刻点确认集合中数据依次与异步存储单元预置的原始数据进行对比，得到每个采集时刻点的有效权重系数，最后根据有效权重系数选取得到适应的采集时刻点，控制外部控制算法处理模块进行数据采集、处理，完成处理数据存储。本发明解决了现有技术使用异步存储单元与其他功能模块进行数据交互时，数据采集输出响应时间易随外部环境变化的问题，为异步存储单元数据提供了高速、稳定、可靠的读取访问方法。
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公开(公告)号：CN104202513B
公开(公告)日：2017-05-31
申请号：CN201410306767.7
申请日：2014-06-30
Applicant: 北京控制工程研究所
IPC: H04N5/232
Abstract: 一种基于FPGA的通用多模式图像预处理方法，步骤如下：处理器设置预处理电路的存图模式，共有原图模式、自适应灰度加权滤波模式和窗口模式三种；原图模式：依据行场信号，将数据顺次存入片外存储器；滤波模式：图像数据进行自适应梯度加权滤波后，仅将像素大于0的有效像元的原始灰度值、滤波灰度值及行、列位置信息进行存储；开窗模式：进行窗口截取处理，每帧图像数据的第一字节为窗口编号，第二字节为行编号，后续字节为像元数据；依据窗口编号和行编号计算该行首个像元存储位置，然后以该地址为首地址存储后续像元数据。本发明提高了图像预处理电路的存储效率，提升了系统处理运算性能。
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公开(公告)号：CN104268078B
公开(公告)日：2017-03-15
申请号：CN201410492013.5
申请日：2014-09-23
Applicant: 北京控制工程研究所
IPC: G06F11/36
Abstract: 本发明公开了一种基于参数化IP测试用例集合的芯片自动化验证方法，采用传统验证方法加入IP测试用例的测试激励来实现，步骤如下：设计构成芯片的每个IP的测试用例集合；对构成芯片的每个IP的参数进行配置；根据IP在芯片设计时的参数定义配置相应的测试用例集合；基于配置后的测试用例集合对芯片中每个IP进行测试，以验证设计的正确性。本发明实现简单并且大幅减少了针对同一IP重新编写测试用例的开销，提升了基于IP构建的芯片验证的效率。
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Patent Agency Ranking
公开(公告)号：CN104572213B
公开(公告)日：2017-11-07
申请号：CN201510036911.4
申请日：2015-01-23
Applicant: 北京控制工程研究所
IPC: G06F9/445
Abstract: 本发明涉及一种星载控制计算机的重构方法，该方法的步骤包括：(1)、对计算机单元的FPGA进行系统划分；(2)、地面控制中心计算机单元的FPGA配置文件；(3)、地面控制中心发送所述FPGA配置文件到数管分系统；(4)、数管分系统将所述FPGA配置文件发送到整星总线上；(5)、计算机单元在当班工作状态下进行重构操作；该方法采用SRAM型FPGA替换原有星载计算机的中央处理器，并在原有星载计算机上设计重构控制电路和重构配置数据存储器与该SRAM型FPGA的配置接口连接，该SRAM型FPGA划分为可重构区和固定区，可以实现星载控制计算机完成在轨重构，使得星载计算机在轨期间能够在地面的控制下，使用上行注入的配置文件实时改变功能。
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公开(公告)号：CN105024687A
公开(公告)日：2015-11-04
申请号：CN201510424158.6
申请日：2015-07-17
Applicant: 北京控制工程研究所
IPC: H03K19/0944
Abstract: 本发明涉及一种基于DICE和TMR的抗辐射触发器电路，包括时钟生成模块、数据滤波模块、第一主DICE加固模块、第二主DICE加固模块、第三主DICE加固模块、第一从DICE加固模块、第二从DICE加固模块、第三从DICE加固模块、第一C单元模块、第二C单元模块、第三C单元模块和选举模块。本发明触发器采用TMD和DICE结构混合的电路结构，与现有的触发器技术相比，大幅提升了整体电路的抗辐射性能，增强了抗单粒子翻转和单粒子瞬时脉冲的能力。
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公开(公告)号：CN103036667B
公开(公告)日：2015-08-19
申请号：CN201210516499.2
申请日：2012-11-30
Applicant: 北京控制工程研究所
IPC: H04L7/00
CPC classification number: Y02D50/10
Abstract: 一种高速串行通讯接口自适应时序校准方法，采用FPGA实现，步骤如下：将高速串行通讯接口设定为校准模式；将高速串行通讯接口收到的串行数据转换为并行数据；调整采样时钟相位或采样延时，得到最佳采样点；将最佳采样点对高速串行通讯接口进行配置；高速串行通讯接口重新将接收到的串行数据转换为并行数据；将得到的并行数据与预设值进行比对，根据比对结果调整并行数据锁存时刻，使得高速串行通讯接口接收到的并行数据与预设值一致；将得到的数据锁存时刻结果对高速串行通讯接口进行配置；将高速串行通讯接口设定为传数模式。本发明实现简单并有效降低了功耗。
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公开(公告)号：CN104579313A
公开(公告)日：2015-04-29
申请号：CN201410841843.4
申请日：2014-12-30
Applicant: 北京控制工程研究所
IPC: H03K19/177
Abstract: 本发明涉及一种基于配置帧的在轨SRAM型FPGA故障检测与修复方法，通过故障检测与修复系统实现，故障检测与修复系统包括主处理模块、配置帧回读模块、故障检测模块和配置帧纠错与恢复模块，本发明通过在高可靠芯片上实现的故障检测与修复系统，实现对SRAM型FPGA内部配置信息进行按帧的回读、校验及回写或改写，实现了配置信息帧级别的故障检测和修复，极大提高了FPGA因空间环境单粒子效应所引发的配置信息翻转问题的检测率和修复能力，为SRAM型FPGA提供了一种实现方式简单、资源消耗率低、无需软件支持的通用可靠性设计方法。
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公开(公告)号：CN104484309A
公开(公告)日：2015-04-01
申请号：CN201410790968.9
申请日：2014-12-18
Applicant: 北京控制工程研究所
IPC: G06F15/78
Abstract: 本发明涉及一种支持部分可重构的航天用SoC的实现方法，通过在SoC中定义动态系统与静态系统，并对两个系统进行不同的设计，在系统运行的过程中能够对FPGA上的部分逻辑进行重配置，而未经配置的部分的逻辑功能不发生改变，使得动态部分可重构既具有软件的灵活性，又具有硬件的高效性，能够有效解决现有SOC内部功能和结构无法改变的现状，同时通过部分重构技术能够周期性地刷新配置位流，防止配置位流发生单粒子翻转，提高了SOC的可靠性和容错能力，使SOC的功能变更更加灵活。
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