-
公开(公告)号:CN103472387A
公开(公告)日:2013-12-25
申请号:CN201310396314.3
申请日:2013-09-04
Applicant: 北京控制工程研究所
IPC: G01R31/3177
Abstract: 本发明公开了一种适用于反熔丝型FPGA的通用在线测试系统及方法,由被测功能模块和在线测试模块两部分组成,二者之间通过可配置位宽的并行总线连接;被测功能模块为需要进行实时检测的功能模块,可以是系统内的任一组成模块;在线测试模块为具体实现敏感信号实时检测、数据采样与输出的模块,包含一个或多个子在线测试模块;每个子在线测试模块均由三部分组成,控制模块、内部信号采样分析模块和内部信号结果输出控制模块。本发明具有实现方式简单、资源消耗低、适用范围广、可靠性高的优点。
-
公开(公告)号:CN103761205B
公开(公告)日:2016-03-30
申请号:CN201410003288.8
申请日:2014-01-03
Applicant: 北京控制工程研究所
IPC: G06F13/16
Abstract: 一种适用于SPARC空间处理器的动态存储器桥接方法,设计动态存储器桥接器,将实际动态存储器映射为SPARC空间处理器即不自带动态存储控制器形式上的静态存储器,不限制SPARC空间处理器的访问模式。本发明适用于不具备片上动态存储控制器的SPARC空间处理器,支持程序与数据访问操作的动态存储器桥接,实现了SPARC空间处理器与动态存储器的无缝桥接,使硬件设计对软件访问透明,同时还减少了动态存储器时序控制和处理器时序控制的耦合程度。
-
公开(公告)号:CN103472387B
公开(公告)日:2015-11-25
申请号:CN201310396314.3
申请日:2013-09-04
Applicant: 北京控制工程研究所
IPC: G01R31/3177
Abstract: 本发明公开了一种适用于反熔丝型FPGA的通用在线测试系统及方法,由被测功能模块和在线测试模块两部分组成,二者之间通过可配置位宽的并行总线连接;被测功能模块为需要进行实时检测的功能模块,可以是系统内的任一组成模块;在线测试模块为具体实现敏感信号实时检测、数据采样与输出的模块,包含一个或多个子在线测试模块;每个子在线测试模块均由三部分组成,控制模块、内部信号采样分析模块和内部信号结果输出控制模块。本发明具有实现方式简单、资源消耗低、适用范围广、可靠性高的优点。
-
-
公开(公告)号:CN103490763B
公开(公告)日:2016-08-24
申请号:CN201310397283.3
申请日:2013-09-04
Applicant: 北京控制工程研究所
IPC: H03K19/0175
Abstract: 一种自储能大功率OC驱动接口电路,可在不依赖外部条件下可靠关断自身电源,该电路由防串电电路、脉冲产生电路、脉冲驱动电路及对应储能电路组成。本发明具有设计简单,成本低、保持时间可调、灵活可靠的优点,实用性强。采用本发明可确保OC指令发出后可靠关断自身电源,提高了指令可靠度。
-
公开(公告)号:CN103761205A
公开(公告)日:2014-04-30
申请号:CN201410003288.8
申请日:2014-01-03
Applicant: 北京控制工程研究所
IPC: G06F13/16
Abstract: 一种适用于SPARC空间处理器的动态存储器桥接方法,设计动态存储器桥接器,将实际动态存储器映射为SPARC空间处理器即不自带动态存储控制器形式上的静态存储器,不限制SPARC空间处理器的访问模式。本发明适用于不具备片上动态存储控制器的SPARC空间处理器,支持程序与数据访问操作的动态存储器桥接,实现了SPARC空间处理器与动态存储器的无缝桥接,使硬件设计对软件访问透明,同时还减少了动态存储器时序控制和处理器时序控制的耦合程度。
-
-
公开(公告)号:CN103490763A
公开(公告)日:2014-01-01
申请号:CN201310397283.3
申请日:2013-09-04
Applicant: 北京控制工程研究所
IPC: H03K19/0175
Abstract: 一种自储能大功率OC驱动接口电路,可在不依赖外部条件下可靠关断自身电源,该电路由防串电电路、脉冲产生电路、脉冲驱动电路及对应储能电路组成。本发明具有设计简单,成本低、保持时间可调、灵活可靠的优点,实用性强。采用本发明可确保OC指令发出后可靠关断自身电源,提高了指令可靠度。
-
公开(公告)号:CN103036667A
公开(公告)日:2013-04-10
申请号:CN201210516499.2
申请日:2012-11-30
Applicant: 北京控制工程研究所
IPC: H04L7/00
CPC classification number: Y02D50/10
Abstract: 一种高速串行通讯接口自适应时序校准方法,采用FPGA实现,步骤如下:将高速串行通讯接口设定为校准模式;将高速串行通讯接口收到的串行数据转换为并行数据;调整采样时钟相位或采样延时,得到最佳采样点;将最佳采样点对高速串行通讯接口进行配置;高速串行通讯接口重新将接收到的串行数据转换为并行数据;将得到的并行数据与预设值进行比对,根据比对结果调整并行数据锁存时刻,使得高速串行通讯接口接收到的并行数据与预设值一致;将得到的数据锁存时刻结果对高速串行通讯接口进行配置;将高速串行通讯接口设定为传数模式。本发明实现简单并有效降低了功耗。
-
公开(公告)号:CN105007016B
公开(公告)日:2018-02-09
申请号:CN201510441119.7
申请日:2015-07-24
Applicant: 北京控制工程研究所
IPC: H02P21/18 , H02P25/022
Abstract: 本发明提供一种基于旋转变压器的永磁同步电机测速方法,包括,S1,采用旋转变压器对电机的角度进行采集;S2,FPGA对旋转变压器解码器的总线数据进行读取,通过总线数据位信号的变化生成测速脉冲,测量两个测速脉冲之间的时间间隔,将时间间隔发送给处理器;S3,处理器使用时间间隔的数据计算得出测速的结果。本发明的方法采用FPGA实现测速间隔脉冲的生成并实现间隔脉冲之间的定时器计数,通过处理器接收FPGA的定时器计数并进行计算实现低速驱动下速度的测量。本发明的方法实施简单,速度测量精度高,易实现采用旋转变压器测速方式下永磁同步电机低速驱动的高性能控制,提高了永磁同步电机低速驱动下的动和稳态控制性能。
-
-
-
-
-
-
-
-
-