公开(公告)号：CN110190056A

公开(公告)日：2019-08-30

申请号：CN201811541111.8

申请日：2018-12-17

Applicant: 三星电子株式会社

Inventor： 田昌勋 ,  申有哲 ,  林浚熙 ,  白圣权 ,  李赞镐 ,  张源哲 ,  黄善劲

IPC: H01L27/105

Abstract: 一种半导体器件包括具有易失性存储区和非易失性存储区的基板。易失性存储区包括设置在基板中的单元电容器和连接到单元电容器的单元晶体管。非易失性存储区包括设置在基板上的多个非易失性存储单元。易失性存储区和非易失性存储区被并排设置。

公开(公告)号：CN118139416A

公开(公告)日：2024-06-04

申请号：CN202311603921.2

申请日：2023-11-28

Applicant: 三星电子株式会社

Inventor： 金森基 ,  金南斌 ,  金志雄 ,  金泰勋 ,  文基俸 ,  S·R·李 ,  李诚馥 ,  林浚熙 ,  崔洛龙 ,  黄善劲

IPC: H10B43/27 ,  H10B43/35 ,  H10B43/50 ,  H10B41/27 ,  H10B41/35 ,  H10B41/50

Abstract: 提供了一种半导体存储器装置和一种电子系统。该半导体存储器装置包括：衬底；模制结构，其包括按照台阶形状堆叠的栅电极以及模制绝缘层；沟道结构，其在衬底上，与栅电极交叉并且穿过模制结构；单元接触件，其连接至栅电极；第一层间绝缘层，其在模制结构上并且覆盖沟道结构和单元接触件；第一金属图案，其连接至沟道结构，第一金属图案的上表面与第一层间绝缘层的上表面共面；第二金属图案，其连接至单元接触件，第二金属图案的上表面与第一金属图案的上表面共面；第一阻挡层，其沿着第一层间绝缘层的上表面、第一金属图案和第二金属图案延伸；以及第一虚设穿通件，其穿过第一阻挡层。

公开(公告)号：CN118053874A

公开(公告)日：2024-05-17

申请号：CN202311382678.6

申请日：2023-10-24

Applicant: 三星电子株式会社

Inventor： 李东镇 ,  林浚熙 ,  尹康五

IPC: H01L27/088 ,  H01L29/10 ,  H01L29/423 ,  H10B12/00 ,  H10B41/27 ,  H10B41/41 ,  H10B43/27 ,  H10B43/40

Abstract: 提供一种半导体装置。半导体装置包括：有源区域；第一源极/漏极区域，其设置在有源区域上；第一接触件，其位于第一源极/漏极区域上；第二源极/漏极区域，其与第一源极/漏极区域间隔开，并且设置在有源区域上；第二接触件，其位于第二源极/漏极区域上；以及第一栅电极，其设置在有源区域上。第一栅电极包括围绕第一接触件的第一环部分，而第二接触件在第一环部分外部延伸。

公开(公告)号：CN117156851A

公开(公告)日：2023-12-01

申请号：CN202310603261.1

申请日：2023-05-25

Applicant: 三星电子株式会社

Inventor： 李东镇 ,  林浚熙 ,  权烔辉 ,  金鹤善 ,  孙洛辰 ,  李洋熙 ,  李周炫

IPC: H10B41/20 ,  H10B41/35 ,  H10B41/41 ,  H10B43/35 ,  H10B43/40 ,  H10B43/20

Abstract: 一种半导体器件包括：外围电路区域，包括第一衬底、第一衬底上的电路元件、电连接到电路元件的第一互连结构、以及第一外围区域绝缘层至第四外围区域绝缘层；以及存储单元区域，包括在外围电路区域上并具有第一区域和第二区域的第二衬底、堆叠在第一区域上的栅电极、覆盖栅电极的单元区域绝缘层、穿过栅电极的沟道结构、以及电连接到栅电极和沟道结构的第二互连结构。外围电路区域还包括第一下保护层至第四下保护层，第一下保护层、第二下保护层、第三下保护层和第四下保护层中的至少一个包括氢扩散阻挡层，该氢扩散阻挡层被配置为抑制单元区域绝缘层中包括的氢元素扩散到电路元件并且包括氧化铝。

公开(公告)号：CN112802522A

公开(公告)日：2021-05-14

申请号：CN202011259565.3

申请日：2020-11-12

Applicant: 三星电子株式会社

Inventor： 李炅奂 ,  金容锡 ,  李仟颜 ,  山田悟 ,  林浚熙

IPC: G11C13/00

Abstract: 提供了电阻式存储器装置和操作电阻式存储器的方法。所述电阻式存储器装置包括存储器单元阵列、控制逻辑、电压生成器和读出电路。存储器单元阵列包括连接到位线的存储器单元。每个存储器单元包括用于存储数据的可变电阻元件。控制逻辑接收读取命令并且基于读取命令生成用于生成多个读取电压的电压控制信号。电压生成器基于电压控制信号向位线顺序地施加读取电压。读出电路连接到位线。控制逻辑通过控制读出电路将响应于多个读取电压而从存储器单元顺序地输出的电流的值与参考电流顺序地进行比较，来确定存储在存储器单元中的数据的值。

公开(公告)号：CN110391332A

公开(公告)日：2019-10-29

申请号：CN201910306629.1

申请日：2019-04-16

Applicant: 三星电子株式会社

Inventor： 李炅奂 ,  姜昌锡 ,  金容锡 ,  金森宏治 ,  金熙中 ,  林浚熙

IPC: H01L45/00 ,  H01L27/1157

Abstract: 提供一种半导体器件及形成半导体器件的方法。半导体器件的一个例子包括：交替重复设置在半导体衬底上的层间绝缘层和水平结构；在半导体衬底上在与半导体衬底的上表面垂直的方向上延伸且在与半导体衬底的上表面平行的第一水平方向上延伸的分离结构；以及设置在分离结构之间的竖直结构。每个水平结构包括多个半导体区域，每一个水平结构的多个半导体区域包括在远离对应竖直结构的侧表面的方向上顺序地布置并且具有不同导电类型的第一半导体区域以及第二半导体区域。

公开(公告)号：CN109087994A

公开(公告)日：2018-12-25

申请号：CN201810603206.1

申请日：2018-06-12

Applicant: 三星电子株式会社

Inventor： 李吉镐 ,  高宽协 ,  朴日穆 ,  林浚熙

IPC: H01L43/08

Abstract: 公开了一种半导体器件，其包括第一导线、与第一导线交叉的第二导线以及在第一导线和第二导线之间的交叉点处的存储单元。每个存储单元包括磁隧道结图案、与磁隧道结图案串联连接的双向开关图案以及在磁隧道结图案和双向开关图案之间的导电图案。

公开(公告)号：CN119545793A

公开(公告)日：2025-02-28

申请号：CN202410883627.X

申请日：2024-07-03

Applicant: 三星电子株式会社

Inventor： 文基俸 ,  金昔洙 ,  金泰勋 ,  方孝济 ,  白昇宰 ,  李诚馥 ,  李载德 ,  林浚熙

IPC: H10B41/27 ,  H10B41/35 ,  H10B41/41 ,  G11C16/04

Abstract: 提供了半导体器件和包括其的电子系统。半导体器件可以包括基板、垂直于基板的上表面的多个单元串、以及连接到单元串中的至少六个的位线。单元串中的每个可以包括在垂直于基板的上表面的方向上彼此串联连接的多个存储单元、在所述多个存储单元和基板之间彼此串联连接的第一地选择晶体管至第四地选择晶体管、以及在所述多个存储单元和位线之间的串选择晶体管。第一地选择晶体管至第四地选择晶体管中的第一个可以具有第一阈值电压分布，并且第一地选择晶体管至第四地选择晶体管中的第二个可以具有第二阈值电压分布。第二阈值电压分布可以不同于第一阈值电压分布。

公开(公告)号：CN118695598A

公开(公告)日：2024-09-24

申请号：CN202410328849.5

申请日：2024-03-21

Applicant: 三星电子株式会社

Inventor： 金刚立 ,  李世薰 ,  林浚熙

IPC: H10B41/35 ,  H10B41/41 ,  H10B41/50 ,  H10B41/27 ,  H10B43/35 ,  H10B43/40 ,  H10B43/50 ,  H10B43/27

Abstract: 一种半导体存储器件包括：基板；在基板上的多个栅极堆叠结构，所述多个栅极堆叠结构包括多条栅极线和在所述多条栅极线之间的多个绝缘膜；与所述多条栅极线交替堆叠的多个第一分离绝缘膜，其中所述多个栅极堆叠结构和所述多个第一分离绝缘膜限定接触孔；在接触孔中并接触所述多个栅极堆叠结构的接触电极；以及一个或更多个第二分离绝缘膜，在所述多个栅极堆叠结构中的一个或更多个的最上面的栅极线上并将接触电极与最上面的栅极线分离。

公开(公告)号：CN118230770A

公开(公告)日：2024-06-21

申请号：CN202311634041.1

申请日：2023-12-01

Applicant: 三星电子株式会社

Inventor： 崔昌玟 ,  李隆彬 ,  李东镇 ,  林浚熙

IPC: G11C5/02 ,  G11C5/06 ,  G11C7/18 ,  G11C8/14 ,  G06F12/0882 ,  G11C16/04

Abstract: 提供了一种非易失性存储器装置和一种电子系统，该非易失性存储器装置包括：存储器单元阵列，其包括在垂直于基板的上表面的第一方向上堆叠在基板上的多条字线以及在多条字线下方的共源极线；多条驱动信号线，其连接到行解码器；以及多个传输晶体管阵列，多个传输晶体管阵列中的每一个包括分别连接多条驱动信号线和多条字线的多个竖直传输晶体管，其中，多个传输晶体管阵列中的每一个还包括有源区域以及向有源区域施加信号的主接触件，该有源区域包括漏极，多个竖直传输晶体管中的至少两个同时接合到该漏极。