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公开(公告)号：CN118139416A
公开(公告)日：2024-06-04
申请号：CN202311603921.2
申请日：2023-11-28
Applicant: 三星电子株式会社
Abstract: 提供了一种半导体存储器装置和一种电子系统。该半导体存储器装置包括：衬底；模制结构，其包括按照台阶形状堆叠的栅电极以及模制绝缘层；沟道结构，其在衬底上，与栅电极交叉并且穿过模制结构；单元接触件，其连接至栅电极；第一层间绝缘层，其在模制结构上并且覆盖沟道结构和单元接触件；第一金属图案，其连接至沟道结构，第一金属图案的上表面与第一层间绝缘层的上表面共面；第二金属图案，其连接至单元接触件，第二金属图案的上表面与第一金属图案的上表面共面；第一阻挡层，其沿着第一层间绝缘层的上表面、第一金属图案和第二金属图案延伸；以及第一虚设穿通件，其穿过第一阻挡层。
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公开(公告)号：CN118510279A
公开(公告)日：2024-08-16
申请号：CN202311389008.7
申请日：2023-10-24
Applicant: 三星电子株式会社
Abstract: 一种竖直存储器件包括设置在衬底上的存储沟道结构、设置在衬底上的多个划分层、以及栅电极结构。存储沟道结构在基本上垂直于衬底的上表面的竖直方向上延伸。划分层分别接触存储沟道结构。栅电极结构接触存储沟道结构的侧壁，该存储沟道结构可以包括填充图案、设置在填充图案的侧壁上的沟道、以及设置在沟道的外侧壁和划分层的侧壁上的电荷存储结构，划分层中每个划分层延伸穿过电荷存储结构的一部分和沟道的一部分。电荷存储结构和沟道中的每一个被划分层划分为两个部分。
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公开(公告)号：CN111326521B
公开(公告)日：2023-08-01
申请号：CN201910874966.0
申请日：2019-09-17
Applicant: 三星电子株式会社
Abstract: 一种三维(3D)半导体存储器件包括：衬底，包括单元阵列区域、连接区域和在单元阵列区域与连接区域之间的块选择区域；堆叠结构，包括垂直地堆叠在衬底上的水平层，每个水平层包括电极部分和连接部分，电极部分在单元阵列区域和块选择区域上在第一方向上延伸，连接部分设置在连接区域上以在垂直于第一方向的第二方向上连接电极部分；以及块选择栅电极，在块选择区域上与水平层的电极部分的侧壁交叉。每个电极部分包括在单元阵列区域上具有第一导电类型的第一半导体区域，并且包括在块选择区域上具有与第一导电类型不同的第二导电类型的沟道掺杂区域。
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公开(公告)号：CN100433289C
公开(公告)日：2008-11-12
申请号：CN200410063476.6
申请日：2004-07-06
Applicant: 三星电子株式会社
CPC classification number: H01L27/0629 , H01L27/0802 , H01L27/105 , H01L27/11526 , H01L27/11529 , H01L27/11531 , H01L28/20
Abstract: 通过在衬底上形成电阻器图形而形成集成电路器件。在电阻器图形上形成层间介质层。构图层间介质层，以形成露出电阻器图形的至少一个开口。形成填充至少一个开口的栓塞图形，以及使用相同的材料形成栓塞图形和电阻器图形。
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Patent Agency Ranking
公开(公告)号：CN1577792A
公开(公告)日：2005-02-09
申请号：CN200410063476.6
申请日：2004-07-06
Applicant: 三星电子株式会社
CPC classification number: H01L27/0629 , H01L27/0802 , H01L27/105 , H01L27/11526 , H01L27/11529 , H01L27/11531 , H01L28/20
Abstract: 通过在衬底上形成电阻器图形而形成集成电路器件。在电阻器图形上形成层间介质层。构图层间介质层，以形成露出电阻器图形的至少一个开口。形成填充至少一个开口的栓塞图形，以及使用相同的材料形成栓塞图形和电阻器图形。
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公开(公告)号：CN119545793A
公开(公告)日：2025-02-28
申请号：CN202410883627.X
申请日：2024-07-03
Applicant: 三星电子株式会社
Abstract: 提供了半导体器件和包括其的电子系统。半导体器件可以包括基板、垂直于基板的上表面的多个单元串、以及连接到单元串中的至少六个的位线。单元串中的每个可以包括在垂直于基板的上表面的方向上彼此串联连接的多个存储单元、在所述多个存储单元和基板之间彼此串联连接的第一地选择晶体管至第四地选择晶体管、以及在所述多个存储单元和位线之间的串选择晶体管。第一地选择晶体管至第四地选择晶体管中的第一个可以具有第一阈值电压分布，并且第一地选择晶体管至第四地选择晶体管中的第二个可以具有第二阈值电压分布。第二阈值电压分布可以不同于第一阈值电压分布。
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公开(公告)号：CN111326521A
公开(公告)日：2020-06-23
申请号：CN201910874966.0
申请日：2019-09-17
Applicant: 三星电子株式会社
IPC: H01L27/11563 , H01L27/1157 , H01L27/11582
Abstract: 一种三维(3D)半导体存储器件包括：衬底，包括单元阵列区域、连接区域和在单元阵列区域与连接区域之间的块选择区域；堆叠结构，包括垂直地堆叠在衬底上的水平层，每个水平层包括电极部分和连接部分，电极部分在单元阵列区域和块选择区域上在第一方向上延伸，连接部分设置在连接区域上以在垂直于第一方向的第二方向上连接电极部分；以及块选择栅电极，在块选择区域上与水平层的电极部分的侧壁交叉。每个电极部分包括在单元阵列区域上具有第一导电类型的第一半导体区域，并且包括在块选择区域上具有与第一导电类型不同的第二导电类型的沟道掺杂区域。
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