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公开(公告)号：CN118829209A
公开(公告)日：2024-10-22
申请号：CN202410290690.2
申请日：2024-03-14
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 一种半导体存储器件，所述半导体存储器件包括：基板，所述基板包括元件隔离层；位线，所述位线在所述基板上沿第一方向延伸；单元缓冲绝缘层，所述单元缓冲绝缘层在所述位线与所述基板之间，并且包括上单元缓冲绝缘层和下单元缓冲绝缘层；下存储接触，所述下存储接触位于所述位线的多侧并且包括半导体外延图案；存储焊盘，所述存储焊盘位于所述下存储接触上并且连接到所述下存储接触；以及信息存储部件，所述信息存储部件位于所述存储焊盘上并且连接到所述存储焊盘。其中，所述上单元缓冲绝缘层在所述下单元缓冲绝缘层与所述位线之间，并且所述下单元缓冲绝缘层和所述上单元缓冲绝缘层中的每一者包括彼此相反的上表面和下表面。
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公开(公告)号：CN118829208A
公开(公告)日：2024-10-22
申请号：CN202410272188.9
申请日：2024-03-11
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 一种半导体存储器件，包括：衬底，包括有源图案；栅极结构，与有源图案交叉；位线结构，在衬底上；第一接触部，其中，位线结构和第一接触部彼此交替地布置；绝缘图案，分别设置在位线结构上，其中，绝缘图案之中的绝缘图案设置在第一沟槽中，第一沟槽暴露第一接触部中的第一接触部的侧壁以及栅极结构的至少一部分；以及第二接触部，设置在第一接触部上，其中，第二接触部之中的第二接触部设置在第二沟槽中，第二沟槽暴露绝缘图案的侧壁和第一接触部的上表面，其中，绝缘图案与位线结构之中的位线结构的上表面重叠，并且沿第一沟槽和第二沟槽的侧壁延伸，并且接触第一接触部和第二接触部。
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公开(公告)号：CN118804587A
公开(公告)日：2024-10-18
申请号：CN202311647139.0
申请日：2023-12-04
Applicant: 三星电子株式会社
Abstract: 一种半导体存储器件包括：在第一方向上延伸并且在与所述第一方向交叉的所述第二方向上彼此间隔开的第一有源图案和第二有源图案。第一有源图案和第二有源图案包括：在第一方向上彼此间隔开的第一边缘部分和第二边缘部分以及位于它们之间的中央部分。位线节点接触位于中央部分上。位线位于位线节点接触上并且在与第一方向和第二方向交叉的第三方向上延伸。第一有源图案和第二有源图案的中央部分在第二方向上被顺序地设置。每个位线节点接触在顶表面的高度处具有第一宽度，在底表面的高度处具有第二宽度，并且在顶表面与底表面之间具有第三宽度，第三宽度小于第一宽度和第二宽度。
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公开(公告)号：CN118660454A
公开(公告)日：2024-09-17
申请号：CN202410291773.3
申请日：2024-03-14
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 一种半导体装置包括：有源图案阵列，其包括位于衬底上的有源图案；第一接触结构，其位于每个有源图案的中心部分上；位线结构，其位于第一接触结构上；第二接触结构，其位于每个有源图案的端部；第三接触结构，其位于第二接触结构上；填充图案，其位于位线结构和第三接触结构之间并且包括空隙；以及电容器，其电连接到第三接触结构。有源图案阵列包括在第一方向上彼此间隔开的有源图案行，并且每个有源图案行包括在第二方向上彼此间隔开的有源图案。每个有源图案在第三方向上延伸，并且每个有源图案行中的有源图案在第二方向上对齐。
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公开(公告)号：CN118632524A
公开(公告)日：2024-09-10
申请号：CN202410249138.9
申请日：2024-03-05
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 一种半导体装置包括有源图案阵列，该有源图案阵列包括有源图案、隔离图案、栅极结构、位线结构以及下接触插塞和上接触插塞。隔离图案覆盖有源图案的侧壁。栅极结构在第一方向上延伸穿过有源图案的上部和隔离图案的上部，并且在第二方向上彼此间隔开。位线结构在有源图案和隔离图案的中心部分上，在第二方向上延伸，并且在第一方向上彼此间隔开。下接触插塞设置在有源图案的端部上。上接触插塞设置在下接触插塞上。有源图案阵列包括有源图案行，有源图案行包括在第一方向上彼此间隔开的有源图案。
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Patent Agency Ranking
公开(公告)号：CN116896869A
公开(公告)日：2023-10-17
申请号：CN202310026104.9
申请日：2023-01-09
Applicant: 三星电子株式会社
Abstract: 提供了半导体存储器装置。所述半导体存储器装置包括：器件隔离图案，设置在基底上以提供第一有源部分和第二有源部分；第一存储节点垫，设置在第一有源部分上；第二存储节点垫，设置在第二有源部分上；垫分离图案，设置在第一存储节点垫与第二存储节点垫之间；字线，设置在基底中以与第一有源部分和第二有源部分交叉；位线，设置在垫分离图案上并与字线交叉；缓冲层，设置在垫分离图案上；以及掩模多晶硅图案，置于缓冲层与位线之间，其中，掩模多晶硅图案的侧表面与位线的侧表面基本对齐，并且掩模多晶硅图案与垫分离图案竖直地叠置。
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公开(公告)号：CN112151546B
公开(公告)日：2023-07-25
申请号：CN202010348098.5
申请日：2020-04-28
Applicant: 三星电子株式会社
Abstract: 公开了一种半导体存储器件，其包括：堆叠结构，包括垂直地堆叠在衬底上的层，每个层包括在第一方向上延伸的位线和在第二方向上从位线延伸的半导体图案；栅电极，在穿透堆叠结构的孔中，并沿着半导体图案的堆叠延伸；垂直绝缘层，覆盖栅电极并填充孔；以及数据存储元件，电连接到半导体图案。数据存储元件包括第一电极和第二电极，第一电极在垂直绝缘层的第一凹陷中并具有其一端敞开的圆筒形状，第二电极包括在第一电极的圆筒中的第一突起和在垂直绝缘层的第二凹陷中的第二突起。
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公开(公告)号：CN110767653B
公开(公告)日：2023-07-11
申请号：CN201910307879.7
申请日：2019-04-17
Applicant: 三星电子株式会社
IPC: H01L27/088
Abstract: 一种半导体器件包括：衬底，具有由器件隔离区限定的有源区；导电线，在有源区上沿一方向延伸；绝缘衬垫，在导电线的下部的两个侧壁上，导电线的下部与有源区接触；间隔物，在与衬底的表面垂直的方向上与绝缘衬垫隔开，并且顺序地形成在导电线的上部的两个侧壁上；阻挡层，布置在绝缘衬垫与位于所述多个间隔物中间的间隔物之间的间隔处，并且在从位于所述多个间隔物中间的间隔物的一端朝导电线凹入的凹陷部分中；以及导电图案，布置在所述多个间隔物两侧的有源区上。
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公开(公告)号：CN109524383B
公开(公告)日：2023-05-30
申请号：CN201811091300.X
申请日：2018-09-18
Applicant: 三星电子株式会社
IPC: H01L23/522 , H01L23/528 , H01L21/768
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公开(公告)号：CN112310083A
公开(公告)日：2021-02-02
申请号：CN202010697139.1
申请日：2020-07-20
Applicant: 三星电子株式会社
IPC: H01L27/11502 , H01L27/11514 , H01L27/11507
Abstract: 提供了一种半导体装置。所述半导体装置包括：第一堆叠结构，包括在基底上交替地堆叠的多个第一绝缘图案和多个第一半导体图案，第一堆叠结构在平行于基底的上表面的第一方向上延伸；第一导电图案，位于第一堆叠结构的一个侧表面上，第一导电图案在与基底的上表面交叉的第二方向上延伸；以及第一铁电层，位于第一堆叠结构与第一导电图案之间，第一铁电层在第二方向上延伸，其中，第一半导体图案中的每个包括沿着第一方向顺序地布置的第一杂质区、第一沟道区和第二杂质区。
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