公开(公告)号：CN100583399C

公开(公告)日：2010-01-20

申请号：CN200510059525.3

申请日：2005-03-25

Applicant: 尔必达存储器株式会社

Inventor： 大汤静宪 ,  小此木坚祐 ,  小林宏尚 ,  滨田耕治

IPC: H01L21/322 ,  H01L21/02

CPC classification number: H01L21/3221 ,  H01L21/304

Abstract: 在制造半导体器件的过程中，在晶片的背面上形成第一吸杂层，然后在芯片的背面和侧表面上形成第二吸杂层，由此使得这些吸杂层作为阻止在装配工序中背面研磨之后产生的金属杂质的捕获点。

公开(公告)号：CN100550408C

公开(公告)日：2009-10-14

申请号：CN200610143922.3

申请日：2006-11-02

Applicant: 尔必达存储器株式会社

Inventor： 浅野勇 ,  泰勒·A·劳里

IPC: H01L27/24 ,  H01L21/82 ,  G11C11/56 ,  G11C16/02

CPC classification number: G11C11/5678 ,  G11C13/0004 ,  H01L27/2436 ,  H01L45/06 ,  H01L45/1233 ,  H01L45/124 ,  H01L45/126 ,  H01L45/143 ,  H01L45/144 ,  H01L45/148 ,  H01L45/1675

Abstract: 非易失存储元件，包含：下电极12、设置在下电极12上的位线14以及包含相变材料并且连接在下电极12和位线14之间的记录层15。根据本发明，位线14与记录层15的初始生长表面15a接触。该结构可以通过在记录层15之前形成位线14来得到，得到三维结构。这样减小了记录层15和位线14之间的接触面积，减少了向位线14的热扩散而不增加记录层15的厚度。此外，利用该三维结构，在位线14和记录层15之间不存在上电极，降低了制造工艺的复杂性。

公开(公告)号：CN100541778C

公开(公告)日：2009-09-16

申请号：CN02144439.0

申请日：2002-09-27

Applicant: 尔必达存储器株式会社

Inventor： 安保久 ,  池田博明

IPC: H01L23/50 ,  H01L27/10

CPC classification number: H05K1/14 ,  G11C5/063 ,  H01L2924/0002 ,  H05K1/0237 ,  H01L2924/00

Abstract: 一个数据总线的信号线路包括在第一接线板上的第一导线和在第二接线板上的第二导线。第二接线板被安装在第一接线板上以便彼此串联连接第一和第二导线，从而建立信号线路。半导体器件与第二导线连接。在该数据总线系统中，按照第二接线板上半导体器件的附加的电容来确定第二导线的阻抗，以便协调第一接线板的阻抗和第二接线板的阻抗。

公开(公告)号：CN100533591C

公开(公告)日：2009-08-26

申请号：CN200610101909.1

申请日：2006-07-11

Applicant: 尔必达存储器株式会社

Inventor： 塚田修一

IPC: G11C11/34

CPC classification number: G11C7/12 ,  G11C11/4074 ,  G11C11/4094 ,  G11C29/83

Abstract: 本发明的电流限制电路，具备：包含源极被施加给定的电源电压，经由漏极而供给输出电流的第1PMOS晶体管，把该输出电流的大小限制在给定的限制电流的范围内的电流限制元件；以及通过进行反馈控制，使得在动作特性大体上与第1PMOS晶体管相同的第2PMOS晶体管中流过了给定的电流的状态下，给定的电源电压和向第1PMOS晶体管供给的栅极电压的差与第2PMOS晶体管的阈值电压一致，从而产生所述栅极电压的栅极电压产生电路。

公开(公告)号：CN101483061A

公开(公告)日：2009-07-15

申请号：CN200910002614.2

申请日：2009-01-09

Applicant: 尔必达存储器株式会社

Inventor： 松井义德

IPC: G11C7/10 ,  G11C8/12 ,  G06F13/16

CPC classification number: G11C7/1075

Abstract: 本发明提供一种半导体存储装置和包括该半导体存储装置的数据处理系统。一种半导体装置，包括多个存储单元阵列、多个端口、多个内部地址生成电路以及控制器。多个内部地址生成电路可以生成多个存储单元阵列的第一和第二存储单元阵列的第一和第二内部地址。第一内部地址可以指定第一存储单元阵列的第一区域。第二内部地址可以指定第二存储单元阵列的第二区域。控制器从第一区域按顺序地读出一系列数据，并且将该读出的系列数据按顺序地写入至第二区域而不将该读出的系列数据传输至多个端口。

公开(公告)号：CN101425341A

公开(公告)日：2009-05-06

申请号：CN200810173861.4

申请日：2008-10-29

Applicant: 尔必达存储器株式会社

Inventor： 宫武伸一 ,  小川澄男

IPC: G11C29/00 ,  G11C17/18

Abstract: 本发明提供了一种包括反熔丝电路的半导体器件和向反熔丝电路写入缺陷地址的方法。根据本发明的反熔丝电路包括：反熔丝元件，以非易失的方式来保持数据；锁存电路，暂时地保持要被写入到反熔丝元件的数据。能够以纳秒的数量级执行对锁存电路的写入，因而，即使当各自不同的缺陷地址被写入到多个芯片时，可以在非常短的时间段完成对锁存电路的写过程。由此，可以对芯片并行地执行对反熔丝元件的写入的实际过程，结果，可以以高速执行对反熔丝元件的写入过程。

公开(公告)号：CN101419966A

公开(公告)日：2009-04-29

申请号：CN200810170330.X

申请日：2004-12-24

Applicant: 尔必达存储器株式会社

Inventor： 西尾洋二 ,  船场诚司

IPC: H01L25/065 ,  H01L23/498 ,  H01L25/00 ,  H01L25/18 ,  H01L23/50 ,  G11C5/02 ,  G06F1/18

CPC classification number: H01L23/66 ,  G06F1/184 ,  G06F1/185 ,  G06F1/186 ,  G11C5/025 ,  H01L21/6835 ,  H01L23/49822 ,  H01L23/49833 ,  H01L23/50 ,  H01L2221/6834 ,  H01L2221/68368 ,  H01L2224/16 ,  H01L2924/01004 ,  H01L2924/0102 ,  H01L2924/01068 ,  H01L2924/13091 ,  H01L2924/15311 ,  H01L2924/19041 ,  H01L2924/30105 ,  H01L2924/3011 ,  H05K1/141 ,  H01L2924/00

Abstract: 本发明提供一种半导体集成电路装置。通过使用内插器将包括若干层叠式DRAM芯片的COC DRAM安装在主板上。该内插器包括Si单元和PCB。该Si单元包括Si基板和绝缘层单元，该绝缘层中安装了配线。该PCB包括用于在该Si单元中的配线的参考面。在芯片组和该COC DRAM之间的配线布局对每一种信号是相同的。因此，提供了一种使得高速操作、低功耗和大容量成为可能的存储系统。

公开(公告)号：CN100440456C

公开(公告)日：2008-12-03

申请号：CN200410043177.6

申请日：2004-05-13

Applicant: 尔必达存储器株式会社

Inventor： 神田隆行

IPC: H01L21/316 ,  H01L21/318 ,  H01L21/283 ,  H01L21/336 ,  H01L21/8234 ,  H01L27/088

CPC classification number: H01L21/823462

Abstract: 本发明公开了一种制造具有不同厚度氧化膜的半导体器件的方法，该方法包括：在衬底(301)上形成第一栅氧化膜(302)后，通过第一氧氮化工艺形成氮化层(303)。从衬底的薄膜部区上有选择地除去第一栅氧化膜。第二栅氧化膜形成工艺在薄膜部区中形成第二栅氧化膜(305A)，在厚膜部区中形成第三栅氧化膜(305B )。通过实施第二氧氮化工艺，在薄和厚部区形成氮化层(306A和306B)。

公开(公告)号：CN100433186C

公开(公告)日：2008-11-12

申请号：CN200410068737.3

申请日：2004-09-06

Applicant: 尔必达存储器株式会社

Inventor： 持田宜晃

IPC: G11C11/407

CPC classification number: G11C7/1096 ,  G11C7/1078 ,  G11C11/4074 ,  G11C11/4097 ,  G11C2207/2227

Abstract: 本发明涉及减小功率损耗的半导体存储器，具体涉及减小功率损耗的其中安装有分层I/O系统的半导体存储器。该半导体存储器包括：用于所述分层I/O系统的次级放大器；和用于减小待输入至所述次级放大器的次级阈值电流的次级阈值电流减小电路，用于设置读等待时间、写等待时间和附加等待时间中的至少一种等待时间的装置；以及用于在产生相应于所述等待时间的时钟信号后执行输入至所述半导体存储器的所述命令的装置，其中，响应于用于起动所述半导体存储器的存储单元阵列的命令，所述次级阈值电流减小电路减小所述次级阈值电流；所述次级阈值电流减小电路响应于所述命令的输入减小所述次级阈值电流；以及在完成减小次级阈值电流之后执行所述命令。

公开(公告)号：CN101271918A

公开(公告)日：2008-09-24

申请号：CN200810096348.X

申请日：2008-02-25

Applicant: 尔必达存储器株式会社

Inventor： 中井洁

IPC: H01L27/24 ,  H01L45/00 ,  G11C11/56 ,  G11C16/02

CPC classification number: G11C11/5678 ,  G11C13/0004 ,  G11C13/004 ,  G11C13/0069 ,  G11C2013/0054 ,  G11C2013/0078 ,  H01L27/2436 ,  H01L45/06 ,  H01L45/1233 ,  H01L45/126 ,  H01L45/144

Abstract: 提供一种相变存储器装置，能不需进行核实动作，使电路构成、写入次序变简单，并且，能在以前的1位的存储器单元区域中写入2位。具有使用相变膜作为存储元件的存储器单元的相变存储器装置具有：形成于所述相变膜的一个面侧的第1相变区域；和在所述相变膜的其他面侧上与所述第1相变区域相对应的位置形成的第2相变区域，利用在所述第1相变区域及所述第2相变区域中的、基于非晶化的高电阻状态和基于结晶化的电阻值比所述高电阻状态低的低电阻状态的组合，来存储2位数据。