公开(公告)号：CN118280408A

公开(公告)日：2024-07-02

申请号：CN202410706157.X

申请日：2024-06-03

Applicant: 安徽大学

Inventor： 卢文娟 ,  王闯 ,  彭春雨 ,  胡薇 ,  戴成虎 ,  赵强 ,  吴秀龙 ,  陈军宁

IPC: G11C11/412 ,  G11C11/417

Abstract: 本发明属于静态随机存储器领域，具体涉及一种具有施密特结构的混合型14T‑SRAM单元及其对应的SRAM电路和存储芯片。14T‑SRAM单元由4个P型TFET晶体管，8个N型TFET晶体管，以及2个NMOS管构成。其中，本发明通过8个TFET晶体管构成施密特反相器，两个反相器构成存储单元中的锁存结构。由于锁存结构采用施密特反相器设计，可以提高单元的保持和读噪声容限。方案中采用了打断锁存结构的方式，提高了单元的写速度和写噪声容限；采用漏极电压始终不低于源极电压的NTFET作为传输控制管，消除TFET的正向偏置电流，降低电路的静态功耗。此外，本发明还对部分晶体管在单元内和阵列中进行复用，以提升电路集成度。

公开(公告)号：CN118248193A

公开(公告)日：2024-06-25

申请号：CN202410659565.4

申请日：2024-05-27

Applicant: 安徽大学

Inventor： 彭春雨 ,  王瑞璇 ,  关立军 ,  强斌 ,  戴成虎 ,  赵强 ,  蔺智挺 ,  吴秀龙 ,  陈军宁

IPC: G11C11/419 ,  G11C7/10 ,  G11C7/24

Abstract: 本发明属于集成电路领域，具体涉及一种基于参考电路动态匹配的高可靠性存内计算电路、芯片。该电路包括基于SRAM单元构成的存算阵列以及各种外围电路。存算阵列中的各个SRAM单元采用具有双字线的SRAM单元；按奇数行和偶数行将存算阵列中的SRAM单元分为两类，一类全作为计算单元，另一类全作为量化单元。存算阵列中每列的两条位线连接在一个SA上。按列运算过程中，各计算单元的计算电压输出到一侧位线，量化阶段选择与计算行临界的量化行，参考电压输出到另一侧位线。该方案可以克服位线寄生因素的影响，进而提高电路的可靠性。此外，本发明还特别选择7T‑SRAM单元构成存算阵列，以克服电路读破坏的问题。

公开(公告)号：CN118018028A

公开(公告)日：2024-05-10

申请号：CN202410157821.X

申请日：2024-02-04

Applicant: 安徽大学

Inventor： 吴秀龙 ,  侯羽倩 ,  蔺智挺 ,  彭春雨 ,  戴成虎 ,  赵强 ,  卢文娟 ,  胡薇 ,  刘玉 ,  郝礼才 ,  周永亮 ,  李鑫

IPC: H03M3/00

Abstract: 本发明涉及调制器设计技术领域，具体涉及具有共享运放与可平均积分电容的调制电路、及调制器。本发明的调制电路包括：可控开关部、电容部、全差分运算放大器OP。全差分运算放大器OP在可控开关部切换下作为二阶积分的共享运放使用。本发明通过设计的可控开关部，使采样电容、积分电容所在支路的前后都通过开关实现控制，进而切换全差分运算放大器OP与采样电容、积分电容的连接方式，实现对全差分运算放大器OP共享使用的效果，这样不仅可以克服工艺变化，还可以减少运算放大器的电容负载，从而能够实现低功耗。本发明还通过设计的可控开关部，还实现了正负积分电容的交换，利用平均效应克服积分电容的失配。

公开(公告)号：CN117955463A

公开(公告)日：2024-04-30

申请号：CN202410129194.9

申请日：2024-01-30

Applicant: 安徽大学

Inventor： 蔺智挺 ,  刘浩龙 ,  彭春雨 ,  戴成虎 ,  赵强 ,  吴秀龙 ,  卢文娟 ,  胡薇 ,  刘玉 ,  郝礼才 ,  周永亮 ,  李鑫

IPC: H03K5/24

Abstract: 本申请涉及一种双向型动态比较器和电子设备，动态比较器包括：第一充电模块，包括第一充电单元和第二充电单元，第一充电单元和第二充电单元的输入端均连接电源，第一充电单元和第二充电单元的输出端通过第一开关模块分别连接预放大电路的第一输出端和第二输出端；第一放电模块，包括第一放电单元和第二放电单元，第一放电单元和第二放电单元的输入端通过第二开关模块分别连接预放大电路的第一输出端和第二输出端，第一放电单元和第二放电单元的输出端均接地。其预放大电路在预放大阶段对两个输出端进行充电，在锁存阶段对两个输出端进行放电，此阶段将不再消耗电能，进而降低了动态比较器的功耗，解决了现有的动态放大器具有较大功耗的问题。

公开(公告)号：CN117497024A

公开(公告)日：2024-02-02

申请号：CN202311510207.9

申请日：2023-11-10

Applicant: 安徽大学

Inventor： 蔺智挺 ,  付杰 ,  张秋明 ,  黄震 ,  赵悦 ,  吴秀龙 ,  彭春雨 ,  赵强 ,  高珊 ,  卢文娟 ,  周永亮 ,  戴成虎 ,  郝礼才

IPC: G11C11/412 ,  G11C11/417 ,  G11C11/419

Abstract: 本发明涉及集成电路设计技术领域，更具体的，涉及一种10T‑MOSFET‑SRAM单元、及基于该单元的运算电路结构。本发明公开了一种10T‑MOSFET‑SRAM单元，包括8个NMOS管N1～N8、2个PMOS管P1～P2。本发明的单元可以在实现常规的读写功能外，能够组成阵列结构的运算电路，并可以通过配置WL、BL、BLB、PT、A、B的信号来进行同一行数据的或、与非、异或运算，还可配置WL、BL、BLB、PT、AT、BT、A、B的信号以进行列寻址，从而增加了单元的功能；并且本发明在进行寻址时只需将PT连接SA，无需其他额外电路即可完成，可降低BCAM操作功耗以及延时。

公开(公告)号：CN117056277A

公开(公告)日：2023-11-14

申请号：CN202311050617.X

申请日：2023-08-18

Applicant: 安徽大学

Inventor： 蔺智挺 ,  李劲铮 ,  吴秀龙 ,  彭春雨 ,  刘玉 ,  戴成虎 ,  赵强 ,  卢文娟 ,  胡薇 ,  郝礼才 ,  周永亮 ,  李鑫

IPC: G06F15/78 ,  G06F7/544 ,  G11C11/413

Abstract: 本发明属于集成电路技术领域，具体涉及一种基于读写分离SRAM配置自适应扫描ADC的乘累加存内计算电路，以及对应的CIM芯片。该电路包括：存算阵列，行信号线、列信号线、模式控制电路、以及量化电路。其中，存算阵列由多个8TSRAM单元按阵列排布而成。行信号线包括WL、RWL和SW；列信号线包括BL、BLB和RBL。模式控制电路用于切换行信号线和列信号线的接入状态。模式控制电路包括行开关组和列开关组。行开关组用于调整RBL的接线端口。列开关组分别用于调整RWL的接线端口，SW的接地状态。以及RWL和SW连通状态。量化电路用于对逻辑运算的结果进行量化和输出。本发明的电路具备数据存储和MAC功能，并克服了传统方案在集成度、功耗和能效方面的不足。

公开(公告)号：CN116488635A

公开(公告)日：2023-07-25

申请号：CN202310479122.2

申请日：2023-04-28

Applicant: 安徽大学

Inventor： 赵强 ,  许鑫 ,  林涵宇 ,  张亚楠 ,  董汉文 ,  郝礼才 ,  戴成虎 ,  彭春雨 ,  吴秀龙 ,  蔺智挺

IPC: H03K19/094 ,  H03K19/003

Abstract: 本发明涉及集成电路设计技术领域，更具体的，涉及一种屏蔽SET脉冲信号的反相器链电路，以及基于该种屏蔽SET脉冲信号的反相器链电路封装的模块。本发明基于三级反相器结构构建出反相器链，不仅具备反相器的基本功能，还通过合理的电路设计，使得该反相器链屏蔽SET脉冲信号的能力突出，可以屏蔽任意方向电压跳变，保证输出节点o3仍能以正确的逻辑状态进行输出。

公开(公告)号：CN116346131A

公开(公告)日：2023-06-27

申请号：CN202310196215.4

申请日：2023-03-03

Applicant: 安徽大学

Inventor： 李鑫 ,  张永 ,  彭春雨 ,  戴成虎 ,  胡薇 ,  蔺智挺 ,  吴秀龙

IPC: H03M1/10 ,  H03M1/06

Abstract: 本发明涉及高速模数转换技术领域，具体涉及针对TIADC采样时间失配误差提取及校准方法、使用了该种失配误差提取及校准方法的校准装置。本发明可以精确快速的提取TIADC系统中由于各种原因导致的采样时间失配数据，从而显著的提高TIADC的SNDR、SFDR等技术指标的大小。本发明由于是后台校准方法，可以根据不同的外部条件自适应的提取补偿值，不需要花费额外大量时间完成校准工作，同时，本发明方法结构简单明了，没有复杂的求导数运算或者矩阵运算，降低了硬件复杂度，易于实现，此外，本发明方法不受通道数目限制，具有良好的适配性和极大的灵活性。

公开(公告)号：CN115810374A

公开(公告)日：2023-03-17

申请号：CN202211499158.9

申请日：2022-11-28

Applicant: 安徽大学

Inventor： 李鑫 ,  王瑞璇 ,  戴成虎 ,  彭春雨 ,  蔺智挺 ,  吴秀龙

IPC: G11C7/06 ,  G11C7/08 ,  G11C7/12 ,  G11C16/08

Abstract: 本发明涉及静态随机存储器技术领域，特别是涉及存储电路、具有BCAM寻址和逻辑运算功能的存内计算电路。该存储电路包括NMOS管N1～N5以及PMOS管P0～P1；其中，N1～N4和P0～P1构成6T‑SRAM单元，N5连接在6T‑SRAM单元任意一个存储节点对应的两个MOS管之间，且N5的栅极受控制信号线EN控制。本发明设计的存储电路和传统的6T‑SRAM相比，增加了一个晶体管，用于将读端口与存储节点隔离，进而改善了6T结构的读破坏问题。同时相较于传统的读写分离的8T‑SRAM，少了一个晶体管，在面积上占有更大优势。

公开(公告)号：CN115050406B

公开(公告)日：2022-10-25

申请号：CN202210983745.9

申请日：2022-08-17

Applicant: 安徽大学

Inventor： 戴成虎 ,  郑好 ,  彭春雨 ,  杜园园 ,  高珊 ,  卢文娟 ,  赵强 ,  胡薇 ,  郝礼才 ,  蔺智挺 ,  吴秀龙 ,  陈军宁

IPC: G11C11/413 ,  G11C7/12 ,  G11C7/06 ,  G11C5/14

Abstract: 本发明属于集成电路技术领域，具体涉及一种SRAM存储器的位线泄漏电流补偿电路，集成位线泄漏电流补偿电路的功能模块，采用该功能模块的数据存储电路及其存储器。位线泄漏电流补偿电路用于连接在SRAM存储器中的存储阵列和灵敏放大器SA之间；存储阵列与两组位线对连接，两组位线对包括主位线对BL、BLB和辅助位线对BL1、BLB1。位线泄漏电流补偿电路包括四组PMOS管对：P0和P1、P2和P3、P4和P5、P6和P7，以及四个电容：C0、C1、C2、C3。本发明提供的存储器中包括存储阵列、位线对、位线泄漏电流补偿电路和灵敏放大器。其中存储阵列由8T SRAM存储单元构成。解决了现有SRAM存储器存在的因位线漏电流导致的数据读取错误，以及读操作延迟较高，数据读取速率不足的问题。