公开(公告)号：CN118248193B

公开(公告)日：2024-07-30

申请号：CN202410659565.4

申请日：2024-05-27

Applicant: 安徽大学

Inventor： 彭春雨 ,  王瑞璇 ,  关立军 ,  强斌 ,  戴成虎 ,  赵强 ,  蔺智挺 ,  吴秀龙 ,  陈军宁

IPC: G11C11/419 ,  G11C7/10 ,  G11C7/24

Abstract: 本发明属于集成电路领域，具体涉及一种基于参考电路动态匹配的高可靠性存内计算电路、芯片。该电路包括基于SRAM单元构成的存算阵列以及各种外围电路。存算阵列中的各个SRAM单元采用具有双字线的SRAM单元；按奇数行和偶数行将存算阵列中的SRAM单元分为两类，一类全作为计算单元，另一类全作为量化单元。存算阵列中每列的两条位线连接在一个SA上。按列运算过程中，各计算单元的计算电压输出到一侧位线，量化阶段选择与计算行临界的量化行，参考电压输出到另一侧位线。该方案可以克服位线寄生因素的影响，进而提高电路的可靠性。此外，本发明还特别选择7T‑SRAM单元构成存算阵列，以克服电路读破坏的问题。

公开(公告)号：CN118248193A

公开(公告)日：2024-06-25

申请号：CN202410659565.4

申请日：2024-05-27

Applicant: 安徽大学

Inventor： 彭春雨 ,  王瑞璇 ,  关立军 ,  强斌 ,  戴成虎 ,  赵强 ,  蔺智挺 ,  吴秀龙 ,  陈军宁

IPC: G11C11/419 ,  G11C7/10 ,  G11C7/24

Abstract: 本发明属于集成电路领域，具体涉及一种基于参考电路动态匹配的高可靠性存内计算电路、芯片。该电路包括基于SRAM单元构成的存算阵列以及各种外围电路。存算阵列中的各个SRAM单元采用具有双字线的SRAM单元；按奇数行和偶数行将存算阵列中的SRAM单元分为两类，一类全作为计算单元，另一类全作为量化单元。存算阵列中每列的两条位线连接在一个SA上。按列运算过程中，各计算单元的计算电压输出到一侧位线，量化阶段选择与计算行临界的量化行，参考电压输出到另一侧位线。该方案可以克服位线寄生因素的影响，进而提高电路的可靠性。此外，本发明还特别选择7T‑SRAM单元构成存算阵列，以克服电路读破坏的问题。

公开(公告)号：CN115810374A

公开(公告)日：2023-03-17

申请号：CN202211499158.9

申请日：2022-11-28

Applicant: 安徽大学

Inventor： 李鑫 ,  王瑞璇 ,  戴成虎 ,  彭春雨 ,  蔺智挺 ,  吴秀龙

IPC: G11C7/06 ,  G11C7/08 ,  G11C7/12 ,  G11C16/08

Abstract: 本发明涉及静态随机存储器技术领域，特别是涉及存储电路、具有BCAM寻址和逻辑运算功能的存内计算电路。该存储电路包括NMOS管N1～N5以及PMOS管P0～P1；其中，N1～N4和P0～P1构成6T‑SRAM单元，N5连接在6T‑SRAM单元任意一个存储节点对应的两个MOS管之间，且N5的栅极受控制信号线EN控制。本发明设计的存储电路和传统的6T‑SRAM相比，增加了一个晶体管，用于将读端口与存储节点隔离，进而改善了6T结构的读破坏问题。同时相较于传统的读写分离的8T‑SRAM，少了一个晶体管，在面积上占有更大优势。