公开(公告)号：CN118485041A

公开(公告)日：2024-08-13

申请号：CN202410556927.7

申请日：2024-05-07

Applicant: 鹏城实验室

Inventor： 蔡晔 ,  杨宗霖 ,  倪利伟 ,  薛臻 ,  段震伟

IPC: G06F30/398

Abstract: 本申请公开了一种电路并行重写方法、装置、设备及存储介质，涉及集成电路设计领域，本申请在并行重写的过程中将基于待重写电路中与所述并行等级匹配的电路节点，从待重写电路中提取锥结构局部电路得到局部电路集，其中，与并行等级匹配的电路节点的节点等级均相同；基于预设重写算法并行对所述局部电路集中的锥结构局部电路进行重写得到重写局部电路集。由于进行并行重写的锥结构局部电路均是基于相同等级的电路节点提取到的，故每次参与并行重写的锥结构局部电路之间是不存在有电路节点重叠的，在并行重写的过程中，就不会出现删除重复节点的冲突，从而可以保证电路可顺利的并行重写，达到减少电路整体重写时间的目的，提升电路重写效率。

公开(公告)号：CN118468800A

公开(公告)日：2024-08-09

申请号：CN202410556922.4

申请日：2024-05-07

Applicant: 鹏城实验室

Inventor： 蔡晔 ,  刘继康 ,  曾智圣 ,  黄增荣 ,  黄志鹏 ,  庄楚楠

IPC: G06F30/3947 ,  G06F30/398

Abstract: 本申请公开了一种芯片的详细布线方法、装置、设备、存储介质及程序产品，涉及芯片设计技术领域，该方法包括：对芯片的标准布线区域进行版图划分，并根据划分的多个布线子区域对芯片的布线线网和引脚连接点进行布线划分，生成布线路径和边界连接点；基于布线路径和边界连接点，对多个布线子区域进行并行布线处理，获得初始布线结果；根据设计规则检查对初始布线结果进行迭代优化，生成基准详细布线结果。由于本申请将芯片划分为多个布线子区域并进行并行布线处理，可实现布线的加速收敛，同时根据设计规则检查进行迭代优化，探索不同的布线解空间，可有效消除资源竞争导致的布线拥塞和大量设计规则违例的情况，从而减少了布线的时间开销。

公开(公告)号：CN118486014A

公开(公告)日：2024-08-13

申请号：CN202410556742.6

申请日：2024-05-07

Applicant: 鹏城实验室

Inventor： 蔡晔 ,  梁宇耀 ,  陶思敏 ,  龙帅英 ,  杨博 ,  解壁伟 ,  李兴权

IPC: G06V20/64 ,  G06V10/82 ,  G06V10/774 ,  G06N3/08 ,  G06N3/0464

Abstract: 本申请公开了一种电容提取方法、装置、电子设备及存储介质，涉及集成电路技术领域，公开了电容提取方法，包括：获取待进行电容提取的目标版图；对所述目标版图进行三维采样，得到待提取样本；基于高斯定理对所述待提取样本进行点云编码，得到待提取编码数据；将所述待提取编码数据输入目标电容提取模型中，得到所述目标电容提取模型输出的目标电容。本申请实现了提升电容提取准确度的技术效果。

公开(公告)号：CN116306463A

公开(公告)日：2023-06-23

申请号：CN202310295307.8

申请日：2023-03-22

Applicant: 鹏城实验室

Inventor： 解壁伟 ,  巫文锐 ,  蔡晔 ,  庄楚楠 ,  李兴权

IPC: G06F30/392 ,  G06F30/394 ,  G06F30/398

Abstract: 本申请公开了一种芯片单元布局优化方法、装置、设备及可读存储介质，该方法包括步骤：获取芯片单元的整体布局数据；根据整体布局数据，确定芯片单元所处的多个单元区域，并确定每个单元区域的引脚密度；确定引脚密度是否大于预设密度；若大于，则将引脚密度大于预设密度的单元区域内的芯片单元扩散至其他的单元区域，并返回确定引脚密度是否大于预设密度的步骤，直至每个引脚密度均小于等于预设密度。本申请实现了从芯片单元布局的整体情况出发，分别确定各个单元区域内的引脚密度，将引脚密度大于预设密度的单元区域内的芯片单元扩散至其他的单元区域，以降低单元区域的引脚密度，以降低布线成本。