公开(公告)号：CN116522834A

公开(公告)日：2023-08-01

申请号：CN202310342384.4

申请日：2023-03-24

Applicant: 鹏城实验室

Inventor： 陶思敏 ,  刘贺 ,  龙帅英 ,  解壁伟 ,  李兴权

IPC: G06F30/3312 ,  G06F30/398 ,  G06N20/00 ,  G06F111/10 ,  G06F111/04

Abstract: 本申请公开了一种时延预测方法、装置、设备及存储介质，所述时延预测方法包括：获取电路中各单元的单元特征信息和各单元互连线的特征序列；基于各单元互连线的电容值和电阻值，计算各单元间互连线路径的等效电容值，并基于等效电容值，确定各单元间的目标互连线时延特征；基于等效电容值和单元特征信息，确定各单元的单元时延特征；将互连线时延特征和单元时延特征输入至预设的时延预测模型，基于时延预测模型，对互连线时延特征和单元时延特征进行预测处理，得到所述电路的时延结果。本申请将各单元互连线的电容值和电阻值等效成等效电容值，克服了相关技术中负载电容忽略了电阻屏蔽效应的不足，以此减少负载电容的误差，提高时序预测的准确性。

公开(公告)号：CN116402013A

公开(公告)日：2023-07-07

申请号：CN202310317430.5

申请日：2023-03-22

Applicant: 鹏城实验室

Inventor： 李兴权 ,  李伟国 ,  陶思敏 ,  黄增荣 ,  陈仕健 ,  解壁伟

IPC: G06F30/396 ,  G06F111/04

Abstract: 本申请公开了一种时钟树联合优化方法、装置、设备及计算机可读存储介质，涉及集成电路技术领域，该方法包括：基于待优化电路中位置可变单元生成位置可变单元在待优化电路中的分布约束；构建待优化电路的传播约束；联合分布约束和传播约束，以待优化电路的时钟树的时钟信号传播周期最小为目标，生成待优化电路的优化时钟树数据。与现有方案相比，本申请在在布局和时钟树综合的求解空间上取得了更大的自由度，提高了得到更优时钟树结构的可能性，从而实现对时钟树更高程度的优化。

公开(公告)号：CN116362194A

公开(公告)日：2023-06-30

申请号：CN202310319749.1

申请日：2023-03-22

Applicant: 鹏城实验室

Inventor： 曾智圣 ,  黄增荣 ,  黄志鹏 ,  解壁伟 ,  李兴权

IPC: G06F30/3947

Abstract: 本发明公开了一种布线资源预分配方法、装置、计算设备及存储介质，属于电子设计自动化领域。所述方法包括：确定集成电路版图中的目标网格以及所述目标网格中的布线资源总量；将所述目标网格中各个目标线网的目标资源需求量作为变量，将作为变量的所述目标资源需求量和所述布线资源总量输入至预设的资源预分配模型以进行二次规划求解，得到各个所述目标线网在所述目标网格中的资源分配量。通过将本发明中的布线资源预分配方法，在集成电路布线之前进行资源的预分配，能够极大地避免布线拥塞的问题，提高集成电路版图资源的利用率。

公开(公告)号：CN116307216A

公开(公告)日：2023-06-23

申请号：CN202310299415.2

申请日：2023-03-24

Applicant: 鹏城实验室

Inventor： 赵杰 ,  黄增荣 ,  解壁伟 ,  李兴权

IPC: G06Q10/04 ,  G06F18/214 ,  G06N3/047 ,  G06N3/08

Abstract: 本申请公开了一种神经网络模型的不确定性估计方法及其相关设备，属于数据处理领域，本申请输入待分析数据，基于预设神经网络模型对待分析数据进行预测处理，得到待分析数据的分析结果，分析结果包括待分析数据的预测值和预设神经网络模型的不确定性估计；预设神经网络模型是通过对预设待训练模型中目标模型参数的待定参数进行训练后得到的，目标模型参数是通过将预设待训练模型中的原始模型参数由点值替换为spike and slab分布得到的，分析结果是通过对训练后得到的预设神经网络模型中的目标模型参数进行随机抽样，并基于随机抽样得到的目标神经网络模型对待分析数据进行预测得到的。

公开(公告)号：CN116306465A

公开(公告)日：2023-06-23

申请号：CN202310375105.4

申请日：2023-04-10

Applicant: 鹏城实验室

Inventor： 李兴权 ,  李江考 ,  刘悦佐 ,  黄志鹏 ,  解壁伟 ,  黄增荣

IPC: G06F30/392 ,  G06F30/327 ,  G06N3/0464 ,  G06N3/084

Abstract: 本申请公开了一种宏单元布局方法、设备及计算机可读存储介质，涉及集成电路技术领域。该宏单元布局方法包括以下步骤：获取待布局电路网表信息和已训练布局模型；对所述待布局电路网表信息进行预处理，获得当前布局状态；将所述当前布局状态输入已训练布局模型，获得所述当前布局状态中待摆放宏单元的第一待摆放位置；根据所述第一待摆放位置对所述当前布局状态进行更新，获得新的当前布局状态，并将新的当前布局状态再次输入已训练布局模型；在获得所述待布局电路网表信息中所有待摆放宏单元的第一待摆放位置后，生成对应的宏单元布局结果，并基于所述宏单元布局结果进行宏单元布局。本申请解决了目前宏单元布局方法存在布局效果较差的技术问题。

公开(公告)号：CN118468793A

公开(公告)日：2024-08-09

申请号：CN202410556749.8

申请日：2024-05-07

Applicant: 鹏城实验室

Inventor： 陈仕健 ,  黄志鹏 ,  陶思敏 ,  黄增荣 ,  解壁伟 ,  李兴权

IPC: G06F30/392 ,  G06F30/398

Abstract: 本申请公开了一种布局时序优化方法、装置、设备、存储介质及产品，涉及电路设计自动化技术领域，所述的方法包括：根据时钟单元和逻辑单元的位置确定时序单元的初始位置，确定搜索窗口的初始中心点位置；根据时序单元的时序需求值和搜索窗口的预设移动方向确定移动向量；对移动向量在预设方向上进行分解，根据搜索窗口的尺寸规格和移动向量的分向量确定搜索窗口的偏移坐标，并根据偏移坐标调整时序单元的布局位置。由于本申请的搜索窗口重放置方案，有效调整时钟路径和逻辑路径的连接点，增大时序优化空间，计算搜索窗口的偏移坐标，根据偏移坐标调整搜索窗口的位置，能够帮助时序单元在每轮迭代中寻找到更优的位置，从而提升时序优化效率。

公开(公告)号：CN116245068A

公开(公告)日：2023-06-09

申请号：CN202310299456.1

申请日：2023-03-24

Applicant: 鹏城实验室

Inventor： 陈仕健 ,  黄志鹏 ,  解壁伟 ,  陶思敏 ,  李兴权

IPC: G06F30/392 ,  G06F30/398 ,  G06F30/3312 ,  G06F115/06

Abstract: 本申请公开了一种基于权值的时序驱动布局方法、装置、设备及可读存储介质，该方法包括：获取时序电路中时序终点的时序指标，并根据所述时序指标，得到时序关键性值；基于预设最值传播模型和所述时序关键性值，对多个线网进行赋权处理，得到线网权值，其中，所述线网权值是根据每个所述线网的所述时序关键性值的最大值确定的；根据所述线网权值，对时序电路中的多个单元进行全局扩散，确定全局布局阶段的初始单元坐标；基于预设总和传播模型与所述时序关键性值，计算得到最小时序违例值对应的第一坐标，并根据所述第一坐标以及所述初始单元坐标，进行单元重放置。本申请提升了时序驱动布局过程中的时序优化效率。

公开(公告)号：CN118486014A

公开(公告)日：2024-08-13

申请号：CN202410556742.6

申请日：2024-05-07

Applicant: 鹏城实验室

Inventor： 蔡晔 ,  梁宇耀 ,  陶思敏 ,  龙帅英 ,  杨博 ,  解壁伟 ,  李兴权

IPC: G06V20/64 ,  G06V10/82 ,  G06V10/774 ,  G06N3/08 ,  G06N3/0464

Abstract: 本申请公开了一种电容提取方法、装置、电子设备及存储介质，涉及集成电路技术领域，公开了电容提取方法，包括：获取待进行电容提取的目标版图；对所述目标版图进行三维采样，得到待提取样本；基于高斯定理对所述待提取样本进行点云编码，得到待提取编码数据；将所述待提取编码数据输入目标电容提取模型中，得到所述目标电容提取模型输出的目标电容。本申请实现了提升电容提取准确度的技术效果。

公开(公告)号：CN118468803A

公开(公告)日：2024-08-09

申请号：CN202410556921.X

申请日：2024-05-07

Applicant: 鹏城实验室

Inventor： 李逸帆 ,  郭帆 ,  黄增荣 ,  解壁伟 ,  李兴权

IPC: G06F30/398

Abstract: 本申请公开了一种平面设计规则检查方法、装置、电子设备及存储介质，涉及集成电路技术领域，公开了平面设计规则检查方法，包括：在待扫描的目标版图中创建多个扫描线数据点；根据各所述扫描线数据点的二维坐标，对各所述扫描线数据点进行排序，得到第一有序点列表；在扫描过程中，将当前扫描线所在一维坐标下的第二有序点列表与所述第一有序点列表进行归并，得到插入数据点；获取所述插入数据点的多个局部相邻点；遍历所述局部相邻点，根据所述插入数据点和所述局部相邻点之间的相邻类型信息，对所述目标版图中的多边形进行几何设计规则检查。本申请实现了提高集成电路版图设计规则检查的效率的技术效果。

公开(公告)号：CN118350339A

公开(公告)日：2024-07-16

申请号：CN202410570809.1

申请日：2024-05-09

Applicant: 鹏城实验室

Inventor： 陶思敏 ,  刘贺 ,  龙帅英 ,  解壁伟 ,  李兴权

IPC: G06F30/394 ,  G06F30/396 ,  G06F30/392 ,  G06F30/398

Abstract: 本申请公开了一种布线前时延预测方法、装置、设备、存储介质及程序产品，涉及时序预测技术领域，该方法包括：对数字集成电路的关键单元进行静态时序分析，获得关键单元的时序裕量值；对布局阶段版图进行网格划分，获得多个网格区域；基于时序裕量值，对多个网格区域的关键单元进行特征构建，获得单元热点图；将单元热点图输入至时延预测模型中，获得布线前的数字集成电路所对应的预测布线后时序图。由于本申请对整个布局阶段版图进行网格划分，将每个网格区域中的关键单元作为分析对象，通过使用神经网络构建的时延预测模型进行时序特征分析，避免了传统的依赖于路径导致预测路径复杂不准确的情况，可精确地预测得到布线后的预测布线后时序图。